※ [本文转录自 Electronics 看板 #1W6_l7AY ]
作者: andyping (19930905) 看板: Electronics
标题: [问题] 5 pin pmos ?
时间: Thu Feb 4 21:51:01 2021
目前在试新制程的layout
昨天突然遇到spice写法pmos5pin
真的有这个东西吗？
xmp0 d g s b sub model w=? L=?
一般常理而言应该是4pin吧
想请教有遇过的前辈?
因为他的layout diff就分两个layer pdiff ndiff 之类的
有些制程考量的原因导致要分开吗？
我是原po 目前在弄layout 但看到有5pin的mos 请问算很常见的元件吗？

drain gate source body是基本的 p body接body vddnbody接gnd 但他告诉我最后sub接gnd的用意是指?

x开头是subckt，这颗MOS里头可能有其他寄生元件 ex: diode

感觉不是啊 我spi有宣告.subckt model name d g s b sub跟寄生元件感觉无关 而且他diff分两个我最近看到有点傻眼 正常layout active region只会一层layer表示 然而跑lvs如果用正常pmos写法他会missing instance更正 我是拿他制程的cdl呼叫进去的

sub 不就是 substrate?

对啊

是有deep nw的制程吗

我比较想知道的是p sub接地一般不用写吧 但是昨天遇到的spice 要加 不然lvs会missing instance我是不知为何这个制程需要多此一举啦?

其实也有5t,6t的MOSFET,可以吧well结构画看看应该可以知道

psub to nwell 有寄生 diode 第五只脚就是 psub pin.

了解了 那为何4 pin mos可以不用写呢？

dnw只有nmos才有吧

目前已解 应该是BCD制程的原因

5 terminal 的MOS很多 不是只有bcd才有 RF也有类似的元件 看spice model 怎么做 基本上LVS就是跟着spice model

这文跟科技业的关系是 ？

不懂楼上嘘什么，这还是业界范畴的讨论啊

楼楼上不知道spice 这种回复情有可原

乞丐赶庙公XD

同意14楼

有些公司会在BCD 制程 出4T跟5T,甚至6T的 model 现在PMIC一堆high-side 应用客户有各种抬压需求 有的抬在P-SUB有的抬在DNW有的要在Source 抬,整合很崩溃每次都要帮客户量测他的需求,客户也会不爽你们的DSM 这么难用,所以才衍生出这些5只脚6只脚的model

干！ 蔡逼八！！！ 你随便一个类比IC mos外围要挂几个Diode breakdown多大你爽就好 5T 6T很常见好吗！GG model team 就包含LVS PDK SPICE而且我们ATD 也会锁BV 你不懂直接在会议问就好啦！

去问FAB怎么定义不就好了....好笑的是板上也都是学生回答不了你的问题..

应该是下面有垫一层HV_Well，主要应用在大面板LV 1.8V的LVP device

DNW

我觉得有些意见对的啦 谢谢指教

版上哪来那么多学生，都老人了

一堆登入数破三千的老人很多XD