各位乡民大大们安安，小弟菜鸟，想请问说DC里的STA跟PT的STA严格来说是哪里有差异？
作者: hsnuyi (羊咩咩~) 2019-03-31 02:13:00
自己 google design compiler prime time difference 好吗...然后 要也是问EDA方面的人 大公司做数位IC的八成搞不清楚
DC是用WLM extract rc PrimeTime是PD使用foundary提供的rc
作者: kkithh (kkit) 2019-03-31 03:44:00
DC STA就synthesis时作的，PT是APR完做的一个前段一个后段，一般DC STA给worse case就好然后setup time pass就好，PT复杂多了，setup/hold timeWC/BC都要pass,然后后段APR完line delay有了可以做更完整精确的timing check
作者:
Ihk (一堆事情要做)
2019-03-31 06:40:00DC 有分纯DC ,DCT, DCGPT 有分有没有sdf,spef要问也要明确点好吗？
作者: vivid23 (vivid23) 2019-03-31 07:37:00
DC是概算，PT是精算，两者的 timing calculation engine不一样
作者:
as891339 (Yang_Kai)
2019-03-31 08:54:00两者timing engine不同，但sign off的timing要以pt为准
作者:
aowen (...)
2019-03-31 09:26:00要问CAD不是问DIC…
作者: seether (seether) 2019-03-31 09:37:00
我们是DC就是合成工具，pt才是拿来做STA
作者:
xonba (辜狗)
2019-03-31 10:53:00上面的回答九成九了 小弟就不限丑了
DC就理想估算RC ,DCT 有真的走线估算。DCG 是placement后的揍线(有设定与算法类似ICC)
作者:
Betances (Dellin Betances)
2019-03-31 12:19:00这版上都是学生
作者: preamble (To my day am I in) 2019-03-31 14:54:00
上面都分享得很好啊(前段后段都待过的人)
作者:
Ihk (一堆事情要做)
2019-03-31 18:38:00其实DC 是你的RTL code synthesis 成gate level 最简单的东西，是要确认过timing，做完后也需要跑PT 确认coverage 。DC 只是单纯的wireload ，DCT是含有基本的RC，但是没有实体的位置，DCG 最完整和有cell 位置和RC。每一个stage 都可以产生sdf 但是皆是tool贴上的数值，但是spef 是由APR 有实际的RC产生的，不在是查表和贴出来的值。PT 是依据你给的sdf or spef 做STA。
作者: blacklai (赖黑黑) 2019-03-31 22:02:00
Signoff只看到PrimeTime的
作者:
ll1117 (Linus)
2019-04-01 11:33:00问问题先请喝珍奶啊，想白吃喔
作者:
oops66 (误导给宠物!)
2019-04-01 15:06:00PT比较准吧 sign-off tool