楼主:
negohsu (专打不专业环团)
2017-05-19 19:01:49由于这是个很有意思的题目，所以我稍微搜寻了一下相关的文献
又由于蔽人在下我的英文很烂，且这不在我的专业领域内,若有错误请帮忙指正，若是有
这方面专业者请不吝指教
我使用的初始关键字为cobalt damascene(以下我简称为钴制程),然后由reference搜寻到
相关的文献,大致上说的是copper damascene(以下简称铜制程)在10nm世代终结(这里的世
代就如同台积的16,10,7nm,非指damascene的pitch)
虽然说铜的电阻率比钴还低很多，但是铜制程中的阻障层(barrier)并不容易再减少厚度
，在铜电镀的过程中会因为可填入铜的体积剧减，产生空隙(void)
因此10nm以下,需要改进阻障层的材质或是采用新的导体，也就是钴
由于钴可以使用无电电镀底部成长型填充制程(electroless bottom up fill in),可以制
造
出无空隙(void free)导线，因次可藉次取代铜制程
对于一般半导体厂，铜制程依旧是最佳选择，因为铜的电阻率比钴低很多
对于台积、英特尔、***来说(我该提联电吗？),更先进的制程或许会采用钴制程
而最有潜力的运用商，会是DRAM厂
在高深宽接触窗( high aspect ratio contact)的金属填充上，底部成长型填充是非常有
吸引力的诱因
以上，提供给想知道更多的人一点个人所知的讯息
作者:
Seikan (星函)
2017-05-20 07:15:00AMAT设备商王朝的领土 又扩展了一大步
作者:
lien952 (连)
2017-05-19 19:07:00长知识
作者: TatsuyaShiba ( ) 2017-05-19 19:13:00
长知识+1
作者:
Unstable (就是爱吃阿~~)
2017-05-19 19:36:00受教了！
作者: roveralex (菜饼) 2017-05-19 20:17:00
谢谢分享
作者: chechung (Hibbert) 2017-05-19 20:25:00
推
作者:
aptivaibm (记住微笑，就不会再害怕)
2017-05-19 20:28:00electroless 感觉是指化镀,是的话药水商应该很爽..bottom up fill in 有点像是深孔镀膜...y
作者: ji3ao6fu06 (还真别说阿) 2017-05-19 20:33:00
受教了
作者:
alpacawu (alpaca)
2017-05-19 20:45:00electroless无电电镀 用化学氧化还原法镀
楼主:
negohsu (专打不专业环团)
2017-05-19 20:49:00barrier在铜的底下。感谢补充我不知道的部份
作者:
acctouhou (acctouhou)
2017-05-19 21:09:00我现在就在观察双晶铜的void 我难过qq
作者:
werz (werz)
2017-05-19 21:13:00应该很多人早就知道换成cobalt吧2 .3年前就在测试台积的Co pattern
作者:
acctouhou (acctouhou)
2017-05-19 21:20:00没想到这么快qq
作者:
a1106abc (HP都陷入内战中)
2017-05-19 21:32:00推～不过铜也能无电镀啊
感谢 原本看到记者说铜导电>钴还以为是记者乱写写错是<
作者: Leifoxx (想听妳 ...) 2017-05-19 21:55:00
涨汁4了 推
作者:
melzard (如理实见)
2017-05-19 22:48:00那镍没被尝试过吗?
作者: treeyoyo 2017-05-19 23:10:00
metal layer吗?
作者:
sssnss (00l)
2017-05-19 23:32:00有人研究Co的电迁移吗
作者:
r781013 (连续出水)
2017-05-20 00:08:00恩 不知道EM严不严重..
作者:
luche (luche)
2017-05-20 01:01:00想请教文中指的铜通常都是较高等级的无氧铜吗
作者:
ph99 (电光花)
2017-05-20 08:09:00推!
作者: dan0000 2017-05-20 09:23:00
无电镀杂质很多耶！ foundry 可以接受？ 有点怀疑！
作者: JBNHT 2017-05-20 09:47:00
感谢分享
作者: CLC32 (BNP) 2017-05-20 22:46:00
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Cobalt EM比Cu好 用在连结上下层的via 基本上各层metal还是copper