想请教此问题如下
张凡 p.441的练习


第二小题：
How much time does the control unit have to generate the ALUSrc control signal?
Compare this to a single-cycle organization.
答案：
one clock cycle.
为什么这边是以clock做为单位？
1 clock可以理解是因为在ID阶段内Control Unit要解码把signal存到ID/EX暂存器
还有要怎么跟single-cycle比较？
只写1 clock cycle不会不够tightly吗…
single-cycle 的部分
理由也可以理解是在一个clock cycle time要完成整个指令
不懂的是为什么这题是以clock做单位
麻烦了

考完放松一个月都快忘了XDDD 讲错请指正pipeline中要产生控制讯号线至少要到ID Stage才行所以会比single cycle machine大约多花一个cycle控制讯号的产生都是一瞬间的事，感觉题目不是在问确切多少ps才会产生讯号，而是问两者架构的比较

所以那个答案是在回答它们之间差了几个cycle吗？所以题目的意思是要我以跟single cycle machine比较的方式回答这个题目不知我理解有没有误

我的理解差不多也是这样，不然要确切的指出时间，数据不足