※ 本文是否可提供台大同学转作其他非营利用途？（须保留原作者 ID）
（是／否／其他条件）：是
哪一学年度修课：
101-2
ψ 授课教师 (若为多人合授请写开课教师，以方便收录)
阙志达
δ 课程大概内容
VLSI设计流程简介
硬件描述语言-Verilog
Synthesizable RTL code & Testbench
Logic Synthesis(design compiler)
Static Timing Analysis(primetime)
Automatic Place & Route(SOC Encounter)
Post-Layout Verification(DRC & LVS)
前面两三周会教写verilog RTL code及testbench
之后就教一些数位电路会用到的tools，一周一个
大约期中过后会开始做final project，题目自订。
这门课最大特色是做完final project可以申请CIC
芯片下线，时间大约在八月初，但老师会要求七月
初就做完，否则没法送成绩。期末缴交的报告就会
包含所有申请下线需要的文件，所以要下线只要八
月时去CIC申请帐号，然后把写好的文件上传就好。
比较麻烦是芯片制作要几个月的时间，所以会拖到
下个学期，然后芯片回来一定要量，因为要交测试
告给CIC。当然也可以选择不下线，不影响成绩。
Ω 私心推荐指数(以五分计) ★★★★★
*[1m ★★★★★*[m
η 上课用书(影印讲义或是指定教科书)
无
μ 上课方式(投影片、团体讨论、老师教学风格)
投影片
前半学期主要是助教上课，但老师每堂课都会来。
期中之后会开始做final project，每个礼拜都要
上台报进度，有点像meeting但老师不会钉人，所
有组别都报完就下课。
σ 评分方式(给分甜吗？是扎实分？)
作业 30%
出席率/presentation 10%
期末报告 55%
期末摘要/测试报告 5%
应该算极甜吧
当时七个人修，五个A+、一个A、一个A-，基本上
应该正常出席，作业都有交，final project有做
完就会A+了。据我所知拿A的是常常没来，A-好像
是final没做完。
ρ 考题型式、作业方式
没有考试，作业总共六次，前两次是写verilog，
题目不会太难，应该五小时以内都能完成。后面
四次就是使用各种tools，基本上就照讲义步骤，
不会太花时间。
ω 其它(是否注重出席率？如果为外系选修，需先有什么基础较好吗？老师个性？
加签习惯？严禁迟到等…)
出席率应该有影响，因为人数很少，老师会记得每个人。
虽然建议要有修过积体电路设计，但我是觉得不太需要。
加签的话因为当时修课人数没满所以全签，但老师不希望
人太多，怕final project顾不到每个组别。
Ψ 总结
这门课的内容跟 电脑辅助积体电路系统设计(CVSD)
重复性很高，不过CVSD是研究所三学分的课(ICS组
数位必修)，内容又再更深更广，所以如果已经确定
以后要走数位，或是有打算修CVSD，我会觉得这门
实验课不是那么必要。但如果还不确定兴趣，想要
试试看设计数位电路的流程，这门课是不错的选择。