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哪一学年度修课：
102-1
ψ 授课教师 (若为多人合授请写开课教师，以方便收录)
卢奕璋(开课，上课是助教群负责)
δ 课程大概内容
Introduction
Verilog-HDL
Synthesis
DFT/ATPG
Static Timing Analysis
FPGA
Placement
Routing
DRC/LVS
Verification
基本上就是verilog和后面的EDA tools
Ω 私心推荐指数(以五分计) ★★★★★
★★★★★，爆表，没修过的同学实在是太可惜了
η 上课用书(影印讲义或是指定教科书)
无
μ 上课方式(投影片、团体讨论、老师教学风格)
不同部分请不同的助教来讲，都是投影片上课，有时候三节课会上一半，
另外一半作为Lab，Lab的部分后面会讲，基本上就是要照文件去跑一些东
西。
σ 评分方式(给分甜吗？是扎实分？)
Midterm 25% 12.5% written; 12.5% computer-based
Project 25% results 15%; report 10%
Homework 40% Homework 1~6 (HW#3 10%; others 6% each)
Lab 10% 9 Labs, each 1% Extra 1% if you complete all 9 Labs
ρ 考题型式、作业方式
HW共有六个
HW1-3是verilog、HW4是DFT/ATPG、HW5是写testbench、HW6是P&R
除了HW2、3比较难外，其他几个都是讨论再花些时间就写得出来的，作业也
算是这门课满重要的一个部分吧，个人在"每一个作业"里面都学到很多
期中考的部分分笔试和上机考，笔试的难度比较高，题型就名词解释，计算
，填空等等等都有，个人比较诟病的是竟然跑出来期末范围的东西(STA)，上
机考难度还好，但是时间紧迫这样
LAB的部分是会提供讲义，然后上课留一节给你实作，内容基本上是当周教的
东西相关的，有问题让你当场问助教这样，也可以先自己写完然后给助教检查
签名，共有九次。
Final的部分是自己选一个题目(他有参考题目，也可以自己找)，然后去重跑
一次所有流程，从verilog到DRC/LVS，算满累人的。
ω 其它(是否注重出席率？如果为外系选修，需先有什么基础较好吗？老师个性？
加签习惯？严禁迟到等…)
出席率不点，但是lab要签(不可代签)，基础的话要会verilog比较好，不然作
业2,3会很想死，因为考虑到要上机考所以加签名额有限。
Ψ 总结
这门课是研究所ICS/EDA的N选一必修，教的东西偏tool，大致上就是从操作
里面来学这样，一个学期下来从里面学到非常的多，一言以蔽之，就是
非。常。扎。实。的。一。门。课