从以前在合成电路的时候就有这种想法
无论写的电路多烂
Design Compiler总是无怨无悔的进行合成
一句抱怨也没有，着实让人佩服
有时候明知道自己写了个垃圾，还是喂给他合的时候
看着他艰辛的进行global optimization
很想叫他:“停下来！别再合了！这样下去你会坏掉的！！！”QQ
可他还是毅然决然、不发一语的继续合著...
通常只要RTL没有太大的问题
电路也一定合得出来(不管timing violation的话)
想请问为什么design compiler这么猛阿?
有人可以告诉肥宅我吗?
肥宅我真的好想进synopsys喔QQ
作者:
m4vu0 (m4vu0)
2018-10-28 20:22:00超爽的 还可以选择优化时间面积功率
作者:
KnightG ( ~ 风 ~ )
2018-10-28 20:29:00进synopsy 你就知道为什么了
作者:
g1990822 (什么东西?!)
2018-10-28 20:29:00是刚修完大学部的数位电路设计有感而发吗
?写个除/, for loop, do...while就合不起来啦！有厉害吗?
作者:
letitgo02 (我看見的世界)
2018-10-28 20:41:00因为内建AI
作者:
owen5566 (ooooowen)
2018-10-28 20:43:00蛮少看到理工这么多小剧场
作者:
guest0079 (SpongeBob SquarePants)
2018-10-28 20:50:00我有一次合不出来 打开电脑发现里面的小精灵请假
作者:
Iamjkc (è¬å¹´æ»æœƒ)
2018-10-28 21:04:00mountain哥还在iclab吗 XD
作者: pupucar (knock!knock!) 2018-10-28 21:24:00
是没看过fatal error 4ni
作者:
cancboy (:p)
2018-10-28 22:45:003小
作者:
ptta (ptta)
2018-10-28 23:28:00笑死 给你推 神鬼合成啊
作者:
iceberg (((You only live once)))
2018-10-29 07:39:00XDDD
作者: seafloor (人生就是这样) 2018-10-29 16:16:00
这种可以去八卦版发吗？
合的出来啊，garbage in garbage out酱