※ 引述《ypc1994 (dicker)》之铭言：
: 本鲁是学生
: 看了这串讨论串
: 有些地方不了解想问一下
: 如果我没有使用错cadence tool
: cadence大家最常用的应该是建schematics
: 我平常也几乎都没在用cadence建电路
: 都是直接敲netlist比较快
: 数位方面我是比较不熟悉
: 但是应该也是敲完verilog之后就转成layout了
: 中间应该也不用cadence
: 芯片cell library应该也是跟晶圆厂拿
: 跟cadence好像也没啥关系
: 感觉各位先进对禁用cadence非常在意
: 但是在我的眼界范围内觉得就算有影响也不是很严重
: 希望各位先进可以指点一二
:

这问题先去搞懂APR在干嘛 就知道为啥要用EDA tool了

今天是426天耶~大家怎么这么温和?