楼主:
ypc1994 (dicker)
2018-04-23 00:24:11本鲁是学生
看了这串讨论串
有些地方不了解想问一下
如果我没有使用错cadence tool
cadence大家最常用的应该是建schematics
我平常也几乎都没在用cadence建电路
都是直接敲netlist比较快
数位方面我是比较不熟悉
但是应该也是敲完verilog之后就转成layout了
中间应该也不用cadence
芯片cell library应该也是跟晶圆厂拿
跟cadence好像也没啥关系
感觉各位先进对禁用cadence非常在意
但是在我的眼界范围内觉得就算有影响也不是很严重
希望各位先进可以指点一二
作者:
handfoxx (我是说在座的各位)
2018-04-23 00:27:00ORCAD和Allego也不能用了
作者: tkhan (脑残绿吱吱) 2018-04-23 00:28:00
其实google一下就有答案了台湾都养出一些阿里不答的学生，难怪快输了
作者: Raikknen (Kimi) 2018-04-23 00:40:00
禁用这个八字还没一撇吧？
作者:
jim221 (XD)
2018-04-23 00:43:00Verilog转成layout可不是按个键就跑得出来的...
作者: hsnuyi (羊咩咩~) 2018-04-23 00:45:00
上站800次 发文300篇
作者:
jim221 (XD)
2018-04-23 00:45:00没有原厂AE帮忙可能连verification都没办法跑更别说后面的步骤了
作者:
mooto (退出会比较好, 就退出)
2018-04-23 01:11:00原po加油. 推文别这样 人都有菜的时候
作者: bizer (bizer) 2018-04-23 01:22:00
cadence不是指做pcb好吗？ic设计另外有软件，去CIC上点课吧
敲完verilog就转成layout... 你知道这步骤有可能花上数个月吗？ 中间不管S或C公司 都至少要使用上五六种他们的tool眼光太浅了 去查查数位的流程吧
作者: centra (ukyo) 2018-04-23 01:31:00
没有AE支援比较伤，其他软件都可以用爱国版
作者: cosmm 2018-04-23 01:40:00
电路结构庞大时怎么敲的下去=_=
作者:
hizuki (ayaka)
2018-04-23 01:54:00Cadence也有卖IP好吧
作者:
acgotaku (otaku)
2018-04-23 04:46:00讲得好像不用跑模拟一样
作者:
cancboy (:p)
2018-04-23 06:14:00…
verilog转layout... 这中间才是最难的
作者: busman214 (busman214) 2018-04-23 07:45:00
小电路敲netlist比较快 但大电路你会敲到死啊…
作者: busman214 (busman214) 2018-04-23 08:21:00
突然发现你是朋朋= =
作者:
yytseng (yytseng)
2018-04-23 08:24:00原po哪个学校的?这样程度很难找到工作喔~~
作者: busman214 (busman214) 2018-04-23 08:51:00
他113的
看起来原po没做过apr 才会以为verylog转layout很简单...话说113电子硕班实验课不是要跑apr吗 现在不用了？
作者: tkhan (脑残绿吱吱) 2018-04-23 09:25:00
不会用google的话,应该去巨匠学一下
作者:
PECVD (PECVD)
2018-04-23 09:52:00电路大的时候没办法直接写 netlist喔！netlist不容易看懂也不容易修改，所以建电路还是得先画电路，可以直接写netlist应该是电路很小，不然就是 … 你不是人类
作者: drias (一封没主旨的信) 2018-04-23 10:24:00
原作者设计时直接写netlist没问题，但半年后自己生疏就害到自己了... 更惨的是转给其它人来做，他看netlist会满满的黑人问号...
就算netlist生完 没跑apr layout也不会长出来啊...手刻netlist只是跳过synthesis的步骤而已当然如果你是要硬上FPGA 那当然刻完netlist就好当是要下asic的话 这边工才一半而已
作者:
JE2K 2018-04-23 11:00:00念你第一句说自己是学生 就不嘘你了
作者:
lovemost (螃蟹)
2018-04-23 11:01:00满可爱的问题，可爱到不知怎么回答
电路要有可读性和可维护性，你敲的nelist别人怎么看？
作者:
lovemost (螃蟹)
2018-04-23 11:07:00如果你的电路很废当然可以，但是在先进制程中，要转成gate level后做APR，用standard cell拼凑起来，中间还要经过很多步骤，长树、绕线等等，这些还要符合lvs drc 的规范，除此之外还要满足timing closure 要求，还有power要布、Tap cell，还有预留eco，还要解erc empty module transitions si 等等，这中间至少需要4-6种tool协助有人提到SCM 现在M真的还有人在用吗？基本上没有S或C支援，真的不用玩的
M 用啊 questa还有 flotherm系列对一些买不起的 真的都是只能用了啊没钱TANNER还是得用啊
Full custom designer路过...没cadence不能勒奥啊 呜呜
作者:
a866662 (seal)
2018-04-23 13:03:00lovemost真的讲得清楚才是有料的
作者: seafloor (人生就是这样) 2018-04-23 14:45:00
人家学生有礼貌的问 有礼貌回答很难吗？
作者:
ckallen (hysteria)
2018-04-23 14:47:00组钢弹模型跟打造钢弹是两件事...M养了一万人不是假的
作者: seafloor (人生就是这样) 2018-04-23 14:47:00
我只想说做designer 相对钱多 做APR钱少 管他有多难
作者:
lovemost (螃蟹)
2018-04-23 23:00:00以前如楼上所说，但这几年后端的难度上升太多所以钱和人都在指数上升，看看那几家design service的公司这几年股价翻了几倍，后端做的好坏会大大影响到产品本身，良率、面积(成本)、时间，全部都是$$$$$
作者:
hizuki (ayaka)
2018-04-24 02:21:00详细解释推
一个公司就看每100个人中前后端 有多少人就知道了这几年后端 DV才是需要大宗DFT等也是上涨 但这很多跟数学&程式有关
作者:
hsinggg (星居居)
2018-04-24 18:18:00组钢弹模型跟做钢弹wwww 好有画面
作者:
yryang (所以呢？然后呢？)
2018-04-24 22:16:00早知道跟晚知道的差别而已，比别人早知道有什么好跩的？