※ 引述《pooboy01 (一点小聪明)》之铭言：
: 权限问题代朋友po
: 各位前辈好
: 平常会常来科技版看一些资讯
: 目前硕一，想研究的方向是IC 流程 back-end的部分
: 对于Physical design APR方向比较有兴趣，
: 但属较后端部分，有爬过文了解一下目前现况，
: 但文章资讯比较少，想发文请教出社会的前辈们，
: 未来芯片朝向更细微nm已经到了极限的地步，
: 对于未来实体设计也变得更加困难，但对此领域还蛮喜欢，
: 请问前辈如果现在想走APR方向，路可能会比较窄(?)
: 未来APR需求量会不会变得很少，因为走这条路比较算要走的精(?)
: 对于目前硕论方向，值得做这方面的研究吗?
: 懂得不多，请前辈不吝指正
: 谢谢~!
简述一下背景
我本身就是Physical Design的实验室毕业
做了APR工程师两年多
分享一下心得
以硕论研究方向，大体来说可以分成两类
一个是传统的Physical Design 包含:
1. Floorplan
2. Placement
3. Clock Tree
4. Routing
一个是Design for Manufacturability
因应先进制程产生的问题，来解决问题
这个例子很多，包山包海，你能找到没人做过的题目，就很容易发挥
例如:
1. double/triple.... patterning
2. E-Beam
3. EUV
基本上这些研究，都是属于算法开发以及写程式(C++)为主，
所以甚至会有资工系的来读，
有兴趣的话，可以先去找一些大型会议 (DAC/ICCAD/ISPD) 的paper来看
未来出路的话，也可以分成几类
1. 若是你喜欢写程式，做tool，可以选择加入EDA公司
比如说Synopsys, Cadence, A-top 等等
2. 若是你对先进制程的问题研究相当有兴趣
台积电也有flow相关的研究部门
3. 若是你想应用所学知识，做出一个chip
就可以应征APR工程师实际操作tool/写script/解DRC/LVS到tape out
甚至是有其他相关的也都满合适的，
像是 IR Sign-off / Timing Sign-off / Design flow 开发
虽然整个PD的圈子很小，但是选择也还是很多
至于人力需求上，先进制程只会使需求越来越高
在达到spec的同时，也要做到省power/area，还要meet schedule
目前design的复杂度完全不是靠EDA Tool push buttom就能解决的
就拿刚刚列的研究中最古老的问题之一 Floorplan (摆放Macro/SRAM的位置)
这个问题已经被研究多年，并且有许多自动化的算法
那为什么大家还是自己用手摆那几百颗SRAM而不是用Tool摆?
因为经验上来看还是专业的APR工程师手摆的结果比较好
EDA Tool考虑的东西依然不足
随着制成演进，Design变大，切割出来的partition就更多
比如说I-PHONE 6S 的GPU就需要大概6~7人的APR Team大约做个一年
更不用说还有复杂的 LTE/CPU/SOC 等等
一个chip的APR就要几十人，还没算上sign-off/flow开发/front-end的人力
除非EDA Tools有革命性的大突破，
不然还是需要许多APR工程师调Floorplan/Try Flow/修timing/修Shorts/修DRC/LVS...
以上是一些心得分享:)