※ 引述《vivid23 (vivid23)》之铭言：
: ※ 引述《BangDoll320 (想念)》之铭言：
: : 个人觉得 verification 绝对是未来的趋势
: : 可参考 EDA tool vendor 的 slide（不论 S 家或 C 家）
: : 以现今开发 SOC 的资源比例，verification 跟 design 已经是 1:1 甚至还超过
: : 光看 SNUG 的 topic，2000 年初头时还有人在讨论 digital design
: : 现在早就没人讨论那个了（因为已成熟），反而 verification 成为一个专门的项目
: : 所以以未来性而言，verification 不用担心
: : 君不见一些外商在台湾不招 design 只招 verification 吗
: Verification 是有越来越受重视的趋势, 但不表示它以后会变成比 design 重要哦
: 只是过去专职做验证的人少, 大多 RD 自己打 direct pattern, 现在因 IC 复杂度高,
: 在烧钱 (tape out) 之前要尽量确保功能是对的, 所以验证人员的需求突然大增,
: 增加到某个程度之后, 应该就会回归正常了吧
我原文本意不是要讨论 verification 和 design 哪个重要
我的重点是未来 verification 的人数需求并不输 design
但是现在除了一些大公司或有前瞻性的公司外，是没有这个编制的
也就是说目前业界的状况，有 verification 经验的人远少于 design
所以当 verification 的重要性逐渐被接受、被广泛纳入公司部门后
verification 人才的需求成长性是远大于 design 的
: : digital designer 满街都是，跳大公司不见得比较有机会
: : 以我前公司的状况来说
: : 要不是 MTK 前阵子疯狂征人，不然其实很多 designer 是进不了 MTK 的
: : 而走掉的 verification engineer 不论资历，都是往更好的公司去
: 我觉得这是因为有经验的验证工程师少, 所以竞争者比较少,
: 当从事验证的人够多的时候, 要进好公司也没那么容易的。
: 这几年, IC designer 人很多很多了, 要够好才能进 tier 1 的公司,
: 验证工程师人看来还很缺, 而且流动率高 (想转 design 的人还是比较多),
: 应该会继续缺个几年吧
这跟我讲的意思不是一样吗
现在 verification 的人很缺，进好公司相对容易
而做 design 的，除了实力还要有运气，才有机会进好公司
: : 但如果你有考虑 design 转 verification 的话，那就别浪费时间了
: : 整个概念、code 的结构，都是完全不一样的
: : 拿 SystemVerilog + UVM 却写的像纯 Verilog 写 direct pattern，这能看吗？
: Design 转 verification 我倒觉得不错耶
: Verilog 语法的经验虽然在 UVM 是用不上, 但是做过 design 的人更容易想到该测什么,
: 怎么去打 ip 的极限, 什么 condition 容易出错, 是有帮助的
理想上来说，这样是很不错
假设是一个已有 design 经验、近年又想转 verification 的人来说，的确是个加分
但现在问问题的是个毕业生
我的考量是，一个毕业生从刚进公司到可以完全掌握 design 要多久时间？
小一点的 IC 的话，三到四年差不多算有经验了，所以假设以四年当个分水岭
1. 四年以内转 verification，这时 design 经验称不上多完备，加分不多
2. 四年时转 verification，这时 design 算是有经验
但转 verification 后，用的 language 不一样、概念也不一样
需要一段时间重新学习
比起同时间毕业直接从事 verification 已有四年经验的人而言，你跟新手差不多
且这四年如果 design 表现不错，公司会渐渐把你培养成主力，开始接触重要的案子
这个时候大概也不会想去转 verification 了
3. 四年后转 verification，假设是六年或八年吧
这时候差不多是资深工程师，或是小主管，甚至是更高阶的职位
假设基于某种原因想转 verification
这时候转 verification 等于是放下原本的地位重新开始
不是说不行，但要思考自己的心态是否能接受
且时间越久，verification 的人员补的越多
verification：design 的需求比例是否还像现在这么悬殊很难说
一旦比例拉近后，好公司的 verification 职缺是优先考量有 verification 背景的？
还是选择有 design 背景却毫无 verification 经验的？
另一个思考点是，尽早累积 verification 的实力
以后既可进大公司进一步洗履历，也可进小公司当先锋帮忙建立 verification team
选择会比到时候 design 转 verification 这种重新开始的要多很多
现在这个 timing，甚至连做 analog 的外商都已经开始有 verification team 了
（而且真的是用 SystemVerilog + UVM，不是写写 direct pattern 就交差的）
台湾的公司开始注意这块是迟早的是，早接处早卡位
以上，依然是个人意见