楼主:
vivid23 (vivid23)
2015-07-31 00:42:29※ 引述《BangDoll320 (想念)》之铭言：
: 个人觉得 verification 绝对是未来的趋势
: 可参考 EDA tool vendor 的 slide（不论 S 家或 C 家）
: 以现今开发 SOC 的资源比例，verification 跟 design 已经是 1:1 甚至还超过
: 光看 SNUG 的 topic，2000 年初头时还有人在讨论 digital design
: 现在早就没人讨论那个了（因为已成熟），反而 verification 成为一个专门的项目
: 所以以未来性而言，verification 不用担心
: 君不见一些外商在台湾不招 design 只招 verification 吗
Verification 是有越来越受重视的趋势, 但不表示它以后会变成比 design 重要哦
只是过去专职做验证的人少, 大多 RD 自己打 direct pattern, 现在因 IC 复杂度高,
在烧钱 (tape out) 之前要尽量确保功能是对的, 所以验证人员的需求突然大增,
增加到某个程度之后, 应该就会回归正常了吧
外商在台湾不招 design, 是因为 RD 不摆台湾。
验证工作比较 modulize, 容易标准化, 工作品质和产出容易量化,
同时作业流程容易复制, 所以在多个地点布署验证团队是可行的
: digital designer 满街都是，跳大公司不见得比较有机会
: 以我前公司的状况来说
: 要不是 MTK 前阵子疯狂征人，不然其实很多 designer 是进不了 MTK 的
: 而走掉的 verification engineer 不论资历，都是往更好的公司去
我觉得这是因为有经验的验证工程师少, 所以竞争者比较少,
当从事验证的人够多的时候, 要进好公司也没那么容易的。
这几年, IC designer 人很多很多了, 要够好才能进 tier 1 的公司,
验证工程师人看来还很缺, 而且流动率高 (想转 design 的人还是比较多),
应该会继续缺个几年吧
: 但如果你有考虑 design 转 verification 的话，那就别浪费时间了
: 整个概念、code 的结构，都是完全不一样的
: 拿 SystemVerilog + UVM 却写的像纯 Verilog 写 direct pattern，这能看吗？
Design 转 verification 我倒觉得不错耶
Verilog 语法的经验虽然在 UVM 是用不上, 但是做过 design 的人更容易想到该测什么,
怎么去打 ip 的极限, 什么 condition 容易出错, 是有帮助的
只是, 跟做 design 相比, verification 比较 routine,
工作性质有点像测试机台, 来一个测一个, 虽然每个 ip 的规格还是会不同,
但是做久了要注意的就是那几类。
有出 bus port 的要测 latency, cmd 的合法性, ready 不连拉时 data 会不会错...
display ip 的 scaling 和 crop 一定要 cross 起来测, 看会不会做错...
Routine 的好处就是 schedule 比较好掌握。
一个有经验的验证工程师, 生活品质比较可以顾得到, 不需要卖肝。
前提是要能接受枯燥的验证工作, 并能甘于做配角 (相对于 designer)
楼主: vivid23 (vivid23) 2015-07-31 20:18:00
给楼上被中英文夹杂的网友说声抱歉, 除了 routine 和schedule 之外, 其它的都算是专有名词, 硬要翻中文反而很怪或意思会跑掉(被中英文夹杂搞晕的网友)啊~ tier 1 改成中文也是还好, 不会怪。 bus翻成 "总线"并不会增加可读性