※ 引述《pttlawrence (msdj13)》之铭言：
个人意见
这三间公司内部状况我不清楚，所以在此单纯讨论工作性质
: 公司 亚睿 RDC Dorado
: 职称 IP verification IC数位工程师 ＦＡＥ
: 薪水 6Xk*14个月 5Xk*14个月 ？14个月
: 分红 小公司无 小公司无 4-6个月
: 地点 台北 新竹 新竹
: 工时 9-8 9-X 9-X
: 住宿 家里 租房 租房
: 第一间
: 优：住家里可以存很多钱，比较有自己生活，不会加班加很晚。
: 缺：怕未来无法转design，也不知验证在台湾发展如何。
个人觉得 verification 绝对是未来的趋势
可参考 EDA tool vendor 的 slide（不论 S 家或 C 家）
以现今开发 SOC 的资源比例，verification 跟 design 已经是 1:1 甚至还超过
光看 SNUG 的 topic，2000 年初头时还有人在讨论 digital design
现在早就没人讨论那个了（因为已成熟），反而 verification 成为一个专门的项目
所以以未来性而言，verification 不用担心
君不见一些外商在台湾不招 design 只招 verification 吗
前一阵子甚至抢手到只要会写 SystemVeriog 就可以进了，其他的进去再学
但你绝对不会看到有公司招 designer 只要求会写 Verilog 就可
不过如果你的目标很明确是要做 design，那 verification 就不用考虑了
虽然都是要读 spec、都是要写 code，但整个概念是不一样的
: 第二间
: 优：小公司可以学比较广，design流程中找到自己擅长的，未来再找那方面工作。
: 想要跳大公司design感觉比较有机会。
: 缺：要租房子，钱也比较少，具版友说每年都由亏转盈，会怕。
digital designer 满街都是，跳大公司不见得比较有机会
以我前公司的状况来说
要不是 MTK 前阵子疯狂征人，不然其实很多 designer 是进不了 MTK 的
而走掉的 verification engineer 不论资历，都是往更好的公司去
一样，如果你目标明确想做 design，那就选这间吧
但如果你有考虑 design 转 verification 的话，那就别浪费时间了
整个概念、code 的结构，都是完全不一样的
拿 SystemVerilog + UVM 却写的像纯 Verilog 写 direct pattern，这能看吗？
: 第三间
: 优：虽然不知道底薪，但年薪应该是最高的。
: 缺：FAE未来想转职好像很难（不太可能）。
从 FAE 要转 RD 的确是比较困难（我只看过 RD 转 FAE 的）
而且由于没有 RD 的经验，所以你很难确实搞懂 design 的内容或 root cause 的细节
（一来可能是 RD 懒得教的太清楚
二来可能是 RD 愿意教但由于你没有 RD 的经验，听的似懂非懂
三来是某些公司不希望对 FAE 讲太多避免在客户面前说溜嘴）
不过 FAE 的特点是常跑客户又可以接触到一些技术
所以如果你的个性比较喜欢接触人的话，做 FAE 倒也是个选择
FAE 不会是最后一道防线，所以解不出问题还可以放大绝：‘我回去问一下 RD’
但是由于是要直接面对客户，所以不耐骂、脸皮薄的话可能就不要考虑了
我们常说 FAE 的薪水里绝大部分是遮羞费
另外，FAE 转 PM 倒也是一条路
毕竟他比较常跟客户喇低赛，讲起数据是比龟在公司内部的 RD 要厉害
（至于数据的真实性和可信度在此不讨论）