[理工] 计组 pipeline

楼主: shinle14   2019-11-04 22:22:28
1.
http://i.imgur.com/mJINC6r.jpg
http://i.imgur.com/BwyeTit.jpg
想问这题的PLA上面部份怎么是这样画,还有卡诺图怎么有五个状态,题目不是给四个吗
2.
http://i.imgur.com/zwa9okU.jpg
这题不太懂1的选项
3.
http://i.imgur.com/3S7IHcL.jpg
这题也是不太懂1的选项
麻烦各位了
作者: bochengchen (LFII)   2019-11-04 22:36:00
第一题的PLA就是要检查那四个状态,四个状态分别检查之后,再用or确定有没有任何一个是满足的!https://i.imgur.com/Lg01P1v.jpg四个状态不代表kmap里面只能右四个1。Ex:A=0 C=1 010 001都符合条件第二题的a讲说,在mem级没办法给出正确的data 是一种control hazard 所以false3 (1) load use发生在load 后面的instru存取reg但是load instruction还没完成

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