楼主:
Aa841018 (andrew)
2018-11-20 20:14:06https://i.imgur.com/vEtydUX.jpg
https://i.imgur.com/z4tdl6u.jpg
感觉3、4是相反叙述，怎么3错4也错啊！？
能take fewer cycle 但因为在pipeline还是要跑5个stage所以还是无法improve
楼主:
Aa841018 (andrew)
2018-11-20 22:04:00减少cycle就是减少stage的意思吧！因为一个stage消耗一个cycle，比如说，branch jump不需要WB
作者:
skyHuan (Huan)
2018-11-20 23:03:00因为还是有ALU指令，要WB不能少stage照理来说只有jump或branch应该是可以直接跳过第五个stage，但这样throughput未必比较高performance应该是不会比较好
楼主:
Aa841018 (andrew)
2018-11-21 10:04:00是因为clock cycle time会随着clock数量变动吗？不然throughtput应该会变高吧？
作者:
skyHuan (Huan)
2018-11-21 10:33:00如果是直接跳过一个stage，cycle应该不会有太大的改变，如果是合并两个变成一个stage，cycle就会变长如果增加stage数，可以让每个cycle完成的指令增加，达到overlap的目的，所以才会有这章最后面deeply pipeline的议题，但相对的pipeline变长hazard等要考虑的问题也会变多也比较难制作