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[理工] 计组上册429！

楼主: Aa841018 (andrew)   2018-11-20 18:46:49
https://i.imgur.com/lycwhyh.jpg
请问，为何IF和reg中间要特别空100？感觉没这必要欸！
如果不特别空100，应该会更快吧？
作者: wei12f8158 (WEI)   2018-11-20 18:54:00
那个是要示意你reg是先写后读的意思
作者: hao0524 (豪超人)   2018-11-20 21:18:00
一个cycle time固定了
作者: kuan0908   2018-11-20 21:49:00
Cycle time 固定 要对齐才能正确执行
作者: skyHuan (Huan)   2018-11-20 23:50:00
所以pipeline不会减少latency还反而可能增加，但增加的latency会被增加throughput带来的优点轻易掩盖
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