RCA
CPD:
2N gate delay
SD:
2N+1 delay
请问这个是怎么来的?
无限硬件加法器
CPD:2
SUM:5
CLA
CPD:3
SD:6
16bit CLA
CPD:10
SD=5 <

RCA的gate delay是指最后一个carry产生的那个pathdelay, 产生一个carry要经过and,or gate各一次所以是2第一句讲错了应该是critical path delaysum delay需要上一个bit的carry还有这一个bit的input3个gate delay分别为not,and,or gate由于算出正确答案只要等最后一个bit的sum算出即可以4bit为例就是2+2+2(这部分是前3 bit的gate delay)+3(这是最后1bit的gate delay)=2*4+1=9无线硬件加法器的CPD就是靠2-level的硬件部分,不管多少,只要2个gate delay所有的carry都可以算出来所以再加上底下adder的sum delay就是2+3=5CLA的CPD是产生g,p的1个delay+2-level电路的delay=3同理,在经过一次adder算出sum需要3个delay SD=3+3=616bit CLA你那两个delay应该要反过来才对

CLA 的 CPD 的确有争议不过以课本为主，CSA 的话看最长路径作为延迟时间，最长是 6*2T(每个延迟时间 2T)

借问一下 当题目问加法器的gate delay视为问criticle path delay吗例如张凡课本p161练习 他没有说哪种gate delay答案给的是criticle path delay为什么不是看sum delay?

Critical path delay 强调的是最长延迟路径，Sum delay则是得到正确和所需的时间，所有的加法电路都是针对 CPD 在做改善的所以基本上是比较它，后面历届的 gate delay 也是指 CPD