超越摩尔时代即将来临？0.2 奈米将在 2040 年出现
https://technews.tw/2025/12/26/0-2nm-chip-in-2040/
根据韩国半导体工程师协会发表的（半导体技术路线图 2026），全球半导体产业正规划在未来 15 年内，将先进逻辑制程
从现行的 2 奈米节点，逐步推进至 2040 年的 0.2 奈米，正式进入埃米（Å）世代。随
著传统线宽微缩逐渐逼近物理极限，未来制程演进将不再仅仰赖微影技术，而是转向结构
、材料与系统层级的全面革新。
2040 后将迎来埃米世代，EUV 可能迎来瓶颈
从时间轴来看，路线图预期 2025 年左右进入 2 奈米世代，并于 2031 年前后推进至 1
奈米级；到了 2040 年，逻辑电路线宽将进一步缩小至 0.2 奈米。尽管 0.75NA EUV 可
在 2030 年前后带来更细线宽，但基于微影的物理微缩将逐步趋于饱和，制程竞争的重心
势必转向芯片架构与整体系统设计。
电晶体与制程朝向立体化
为延续摩尔定律，逻辑元件将由 FinFET 转向 GAA（Gate-All-Around），并进一步演进
至 CFET（Complementary FET） 等三维电晶体结构，透过将 PMOS 与 NMOS 垂直堆叠，
突破平面密度限制。配合 Monolithic 3D（单晶 3D） 制程，以及由 DTCO 迈向 STCO（
系统－制程共同最佳化） 的设计思维，未来效能提升将来自整体架构重整，而非单一制
程节点的微缩。
内存同步进化，异质整合与高层数 DRAM 成关键
除了逻辑制程，内存技术的演进节奏与 0.2 奈米逻辑制程高度同步。在 DRAM 领域，
传统 BCAT 架构预期将在 7～8 奈米遭遇微缩极限，未来将转向垂直通道电晶体、堆叠式
DRAM、4F2 单元，以及透过 Hybrid Bonding 将 CMOS 电路直接与内存阵列结合的
CBA（CMOS Bonded Array） 架构，延续密度与效能提升。
在 AI 应用推动下，高频宽内存（HBM） 的重要性进一步放大。路线图指出，HBM 将透
过更高层数堆叠、混合键合与散热设计，HBM 预测 2031 年将有 20 层、8 TB/s，并在
2040 年达到 30 层以上、128 TB/s 的频宽水准。。
至于 NAND Flash，则走向“以层数换密度”的发展路径，预期自 321 层，推进至 2031
年约 1,000 层，并在 2040 年挑战 2,000 层。
进入超越摩尔定律时代（More than Moore）
半导体产业正借由逻辑与内存的 3D 化、Hybrid Bonding 及系统级架构重整，提升单
位面积整合密度并降低互连延迟，以在不依赖线宽微缩的情况下，满足未来 AI 或其他产
业对于高速、低功耗的需求。