※ 引述《mytaiwan (转角遇到困难)》之铭言：
: 如题，面试某科技厂时被问CMP和BEOL这些方向，结果人资问BEOL为什么要盖那么高（
示
: 意图）我说讯号传递，人资说能不能再清楚一点，然后我也不知道怎么掰了。回到家还
是
: 在想为什么要一直堆叠，可是谷歌的结果也是没答案，各位乡民知道吗？
: https://i.imgur.com/EGNtsRB.jpg
认真回复你的问题，不要说Ptt没有温暖
1. 以铜制程CMOS Logic制程而言，channel size从80nm＞55＞40＞28＞20＞1x FinFet，
Device尺寸一直微缩，对应就是你BEOL金属 routing线就跟着约细密，
然后DUV黄光曝光有极限，当难以Routing时，就会把走线往上延伸一层，
有点类似BEOL 的Metal +Via当contact用。
BTW, 最容易理解的范例就是去找COMS制程内通用的6T SRAM layout 来看，就会看到是其
需要3层Metal来完成，因为Bit
size太细，M1只是将contact 往上拉腾出空间，M2和M3分别完成BL和WL的走线。
2.部分High voltage制程，为了避免金属走线电压差过大，所以必须让开Metal
space，当空间不足以routing时，就必须往上画。
3.部分RF元件，必须使用电感，因此会有超厚metal的使用。
4.制程需要电容，其中MOM，就是需要METAL和METAL夹的寄生电容。
总结，
一般成熟的CMOS Logic制程都会提供多种metal option给客户用，不乏有1P10M的选项，
但是越多层Metal，成本越高，cycle time越长，所以能少一层是一层