DV 绝对不是门槛最低，
但是绝对是工作机会最多的职缺，
我知道原ＰＯ是想酸什么，
但是职场上酸人跟被酸的从来没少过，
我曾经面试人门槛拉高一点，
问OOP, scripting, python, reverse link-list,
UVM, bench, ARM architecture,
都是问最基本的，
结果整整找了半年都找不到人,
结果有那种来面试很烂吹很大的后来去别家高大上当L5/L6 E5/E6,
关系比实力重要
我很久以前很像就有说过类似的道理，
架构师一个组大概就一两个，
DE 的人数正常状况下是会比DV少，
DE:DV 比例大致是 1:2 - 1:10
每家公司不一定，
所以DV绝对是工作职缺最多的工作
而且DV够脏，
什么都可以丢给DV做，
所以DV的职缺就更多了，
就像hsujerry说的，
很多人包括hiring manager 根本就没在分DV/validation/DFT/testing，
多得是老板要求DV的人写bench, 写test, 写model,
甚至还要bring up chip,
在大部分老板眼里，
DV除了design不做之外，其他什么都做，
我当年甚至还要帮忙包午餐煮咖啡，
还有更过分的，
写model 写一写最后变成做 virtual machine, qemu, fastmodel,
bring up chip 最后连kernel 都要帮忙修帮忙debug,
还要帮忙写boot code,
甚至要帮忙烧FPGA, 跑emulator, silicon debug,
如果DV能够单纯写bench, UVM/VMM的话，
一定是纯血学历超好的红人，
别人的命是匡金又包银，
我们的命是不值钱
※ 引述《hsujerry (NHK 宅宅)》之铭言：
: 其实前阵子LinkedIn上
: 也常有乱枪打鸟的recruiter
: 分不出DV/validation/DFT/testing等差别
: 看到翻成中文关键字有像就在那里乱丢
: DV的工作是用simulation验RTL.
: 教科书式的DV会说应有arch spec来定出
: feature, interface signal/protocol, register,
: 然后衍生出high level behavior model,
: 以及照着arch spec实现出来的RTL,
: DV则用SV语言配UVM设计框架搭bench,
: 写stimulus seq./constraints来产生输入,
: 把同样输入喂给model及RTL,
: 再把model及RTL的输出接到scoreboard,
: 比较model及RTL的输出有无mismatch,
: 再用coverage看是否该验的case都验了.
: 有mismatch的话第一个先检查bench,
: 所以要熟SV(IEEE1800-2017), 及UVM,
: 再来检查model, 所以要会看C/python etc.,
: 再来检查RTL, 所以要会看design, 追verdi,
: 再来检查arch spec, 所以要了解feature,
: 也可能是simulator的包, 要问tool vendor.
: DV好处是bench可以写的比较high level,
: 能使用很多software like的语法与架构,
: 不用像RTL level常要点超多signal debug,
: 或检查千百条的wire, 合成后名字还会跑掉.
: DV坏处是其价值
: 要在够大/复杂的design中较能突显,
: 所以台厂有养DV的没有很多间,
: 且未必要用到整套的DV技术,
: 可跳槽的公司比较少?
: 新人面试的话,
: 会看design的可能不熟OOP,
: 会OOP的可能看RTL脑海没电路,
: 而对feature熟的可能对上面两项不熟,
: 还有连DV自己都要翻书的assertion~
: 好像确实能写基本的SV/UVM就不错了...
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