其实前阵子LinkedIn上
也常有乱枪打鸟的recruiter
分不出DV/validation/DFT/testing等差别
看到翻成中文关键字有像就在那里乱丢
DV的工作是用simulation验RTL.
教科书式的DV会说应有arch spec来定出
feature, interface signal/protocol, register,
然后衍生出high level behavior model,
以及照着arch spec实现出来的RTL,
DV则用SV语言配UVM设计框架搭bench,
写stimulus seq./constraints来产生输入,
把同样输入喂给model及RTL,
再把model及RTL的输出接到scoreboard,
比较model及RTL的输出有无mismatch,
再用coverage看是否该验的case都验了.
有mismatch的话第一个先检查bench,
所以要熟SV(IEEE1800-2017), 及UVM,
再来检查model, 所以要会看C/python etc.,
再来检查RTL, 所以要会看design, 追verdi,
再来检查arch spec, 所以要了解feature,
也可能是simulator的包, 要问tool vendor.
DV好处是bench可以写的比较high level,
能使用很多software like的语法与架构,
不用像RTL level常要点超多signal debug,
或检查千百条的wire, 合成后名字还会跑掉.
DV坏处是其价值
要在够大/复杂的design中较能突显,
所以台厂有养DV的没有很多间,
且未必要用到整套的DV技术,
可跳槽的公司比较少?
新人面试的话,
会看design的可能不熟OOP,
会OOP的可能看RTL脑海没电路,
而对feature熟的可能对上面两项不熟,
还有连DV自己都要翻书的assertion~
好像确实能写基本的SV/UVM就不错了...