小芯片处理器的创新挑战在互连标准UCIe
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超微、英特尔和辉达等许多世界上最大的芯片厂商都在投资小芯片，但是异质处理器并非
没有缺陷。
根据麻省理工科技评论，半导体产业已经承认制程节点大小将很快面临停止缩小的窘境，
也就是说，摩尔定律即将终结。有效回避此节点大小限制的一种有前途的方法是芯片级异
质整合。这意味着在一个封装中连接多个专属的、更小的半导体元件，以创建系统级封装
（SiP），而不是单芯片系统（SoC）。通过将芯片的功能拆分为称为小芯片的更小设备，
半导体制造商可以实现比单芯片更高的产量。
近年来，随着基于小芯片的处理器（例如：超微的Zen 2）愈来愈受欢迎，产业研究和开
发的重点是提高异质架构中的芯片间互连能力。
异质小芯片架构除了可以改善良率外，还允许制造商通过在单个封装中组合不同类型的核
心来创建优化的处理器。例如：异质行动处理器可以在单独的小芯片上同时具有高性能、
高功耗的核心，以及低性能、低功耗的核心。其可透过作业系统可以决定不同程式使用不
同核心，以达到优化整体功率和性能的目的。
即便如此，基于小芯片的设计也有其自身的技术挑战。基本上，SiP小芯片架构的主要障
碍之一是建构具有成本效益、高性能和节能的die-to-die互连（Interconnect）。
与其他系统一样，可用并行和串联的物理层芯片到芯片互连，来达成厂商想要的芯片优势
。通常，现今存在三种类型的SiP几何形状：2D、2.5D和3D。
从历史上看，基于小芯片架构和SoC架构通常使用2D封装几何形状。对于这样的几何结构
，两个小芯片可能相距较远，将SerDes PHY与时脉、数据串联在一起，虽然不会产生传播
延迟，但却会消耗更多功率。
为解决这个问题，半导体设计公司已经开始研究使用平行互连和中介层的2.5D和3D小芯片
几何结构。因为中介层允许小芯片堆叠，并大大减少数据和时脉讯号需要在小芯片之间传
输的距离。至于平行互连，可以实现低很多的延迟传输，因为不再有与SerDes系统中的序
列化、反序列化、编码和解码相关问题。
总之，随着高性能运算和机器学习的兴起，异质处理器必须处理的工作负载急剧增加。因
此， Universal Chiplet Interconnect Express（UCIe）的新协议标准，可帮助整个半
导体产业建立一个开放的小芯片生态系统。UCIe 是一种分层协议，它指定了物理层、
die-to-die Adapter层和协定层，它允许2D和2.5D几何形状用于封装。
也就是说，UCIe力求成为整个半导体产业使用的节能和成本效益标准，并可能在未来的异
质架构中发挥关键作用。