Re: [请益] IC设计真的比较好吗

楼主: OBTea (明珠)   2021-06-13 21:44:16
※ 引述《timtim01 (我不是阿宅 是乡民)》之铭言:
: 猪屎屋有爽和不爽的 同公司也有分爽和不爽的
: 够爽的猪屎屋 很多都很低调 每天准时下班 顶多TP前要加班 抓一些root cause
: 不爽的猪屎屋 人力永远不够 天天过得跟GG差不多的工时
: 但是GG不能带手机 滑滑line和FB 领的钱和GG差不多 能不能带手机 以及自由度是否OK
: 都会影响要不要去GG的意愿 但是猪屎屋很重视学历 至少台湾前面8间电资硕士
: 比较有机会进去 待久了 再去跳其他start up 赌一波 就财富自由了
: 猪屎屋去拼IPO上市的机会 比 其他产业更高 尤其大股东是系统厂的 那IPO几乎是稳的
: 台GG只是很稳 去贷款利率会很低 但是台GG升迁不容易 到33 就会被一堆博士卡
: 小间猪屎屋稳稳做 搞到公司没有你就会垮 这样就好了 台GG不太可能这样
: 现在一堆 HLS tool 只要spec够明确 基本上只剩下验证比较烧脑 验证的够齐
: 会出问题的机会不高
回一个离题的地方,目前台湾猪屎屋用 HLS 的应该还不多
大多使用情景是有 IP 临时要安插进 IC 才会启用
HLS 的优势在于想法变成 RTL 的开发时间短
TLM 模拟速度也飞快
缺点是设计出来的 IP 面积往往过大
目前听过最夸张的是 10 倍以上
ECO 也是个问题
固然有 EDA 公司运用 LEC 工具做自动化 ECO
但是现在的合成工具都太过于强大
以至于 LEC 工具定位不到 netlist 中的 IP
使得自动化 ECO 需要用到整份 netlist 下去做
有些大一点的系统整个流程跑完就大概六七天起跳
越接近 Tapeout 阶段的 ECO 都会要求三四天完成
基于以上的理由 台湾猪屎屋 RTL 还是人写的比较多
作者: StrKO (Trip.)   2021-06-13 21:56:00
受教 推!
作者: vivid23 (vivid23)   2021-06-13 22:12:00
是呀! 这才是现况
作者: lkg168 (LG)   2021-06-13 22:29:00
推+1 如果HLS这么好用不会大家还在写RTL
作者: yaote   2021-06-13 22:49:00
HLS连很多台湾一二线厂的Designer是什么都不知道,而不是不好用
作者: freef1y3 ( )   2021-06-13 23:17:00
Synthesis连SystemVerilog都不给用了还给你High Level也没什么写assertion的风气 让从SW转过去的我很不习惯!
作者: lkg168 (LG)   2021-06-14 01:37:00
不是不知道,是缺点原po都说了,我看应该很多产线仔看不懂这篇在说什么XD
作者: phoyee   2021-06-14 02:19:00
作者: s755369 (雫物语)   2021-06-14 21:41:00
推 真的没听过台湾一线那几家有在用HLS

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