乡民提问：为什么high Vt电流比较小？
因为Id = 1/2K(W/L)(Vgs-Vt)^2
这个式子在planner mosfect才成立 怎么来的 电子学有教 请自己去翻课本
当Vt增加时 Id一定变小 (因为Vgs是输入讯号 会是定值）
光看式子你可能没“感觉”
以物理“直觉”来说 就是Vt上升代表电子或电洞比较难被吸上来形成通道
理论上整合应该是最了解制程目的的单位 但不知道为什么 很多整合其实都不知道自己在
做什么
在半导体制程 很多时候都是电性要求是首要考量 然后才是结构 最后才是解defect
电性不外乎就是Id(sat) , Vdd , f(频宽）,R(阻值）...
以Id(sat)来说 饱和电流是受到channel 的长宽比 及 Vt 影响（以传统的mos来说)(finf
et 要去查一下paper 或跑模拟）
所以W/L的比值就很重要 因为如果W/L的range 太大 代表Id就不稳
这就是为何我们要求蚀刻的CDU要卡在一个范围内
所以在做STI的时候 每一个mos都要切的像豆腐干一样
在要求蚀刻前 要先跟蚀刻讨论一下哪种hard mask 选择比比较高 然后叠什么film 对黄
光的反射率最低 蚀刻的stop layer是要停在SIN 还是 SIO
然后去除stop layer要找wet的来讨论一下 用哪种酸去泡
除了这个 还有Vt , Vt受IMP影响 所以必须去看打不同的能量时 Vt的变化 或 Id够不够
陡
所以才会要求IMP 要打多少能量 多少浓度
打完之后找炉管的来讨论一下回火的温度 以及后面制程的thermal budget 是否会造成植
入离子再次扩散
除了主动区要切的像豆干一样 之外STI 还有纵深的的考量 因为深度会直接影响是否有电
流的leakage
以及STI里面填的是SIO 还是 SIN 电性结果也会不一样
所以要找thin film的人来讨论一下 那种film的介电常数比较低
填完之后不是这样就没事 填洞一定会有孔隙问题 或是 提前封口
电性考虑完了 还有结构的问题
例如： STI bending , step height 之类 ...
然后这样只是做完前段STI loop而已....
（还不包括解defect 跟 low yield)
所以如果你不知道自己在干嘛 最简单的可以先去搞清楚电性跟制程的关系
很多整合觉得defect跟low yield是妈九的事 其实不太正确 因为defect有时是来自于flo
w不健康
讲那么多 看的懂的就看的懂 看不懂的就乖乖带货吧