各位年薪500万大大好，
小弟刚出社会在一家系统厂当EE，有一些疑惑想知道，因为这几天在帮主管的PCB debug，
所以要再修好几版。
我曾经问过我的主管说PCB打样之前有没有办法做验证，因为我当学生的时候有写过
Verilog，平台是altera，所以可以清楚明了的知道哪部分有问题在去做修正。
主管给我的回复是没办法，我想请问
1.没办法的原因是？
2.承上，那有办法解决吗?
我这几天爬文的感觉是各部分的频率不一致，
那我自己想到的办法是由频率区分各个区块写verilog验证。
谢谢各位大大看完我的问题，如果有办法验证的话就更好了，谢谢!

1. 老板说没办法 2. 解决老板

我猜是没时间让你玩这个

这不可能的原因太多...也许是类比及高速信号太多也许是没时间让你这样搞 你要几天给出结果?再来PCB要上线 线上人员看你模拟结果就会说OK吗

当然可以，他不想做而已查一下PCB ICT

n大，我说得再清楚一点，目前的情况是板子回来之后在跑power up timing diagram有办法在打板回来前，先试着验证看看波型会不会跟公板一致吗?公板是 intel skylake 的开发板我公司目前是想拿那颗cpu来用，但发觉跟公板不一样所以正在把我们的板子弄到跟公板一样，我觉得这样很慢

这部分intel自己verification 已经做好啦，轮不到低端的系统厂在搞不然你以为怎么这么好有公版可以抄 豪爽呦就算不同频率crosstalk，也不会影响time diagram

基本上 intel有 design guild的 power up diagram, 你想做simulation的最大问题在你不知道 cpu丢出来的 讯号与时间。如果这个你可以做到，那你要用 cpld or mcu都可以事先跑模拟 timing

系统厂写verilog验证PCB?

刚出社会就来评判人家并购案，快笑死人

PCB没洗出来来都是用软件模拟，你自己写code结果有问题不知道是谁的问题

看你的叙述原po你了解何谓PCB吗?

我猜他是想用外部IC模拟他们PCB非公版的部分，但是光那个模拟对象的时序要弄到确保一样有多难只有原PO自己知道，由其如果时序图纸上作业如果都没信心了、我不晓得怎么会觉得实际模拟出来为什么会跟data sheet不一样，你写错的机会比data sheet写错的机会高得多了

不是用verilog,应该用hyperlynx或siwave 之类的跑模拟，但是你还是需要芯片的ibis model

ibis 有些芯片厂乱给......

Verilog模拟PCB?????????

谢p大，这种验证方式是我看过第二次看起来蛮流行这样做的，感谢

他们说的模拟软件是做SI的、跟你做boot up的模拟完全是两回事，建议你再自己说明＂你想要的是什么＂再决定方法、因为你不熟的情况下做的决定可能不是正确的解法。而且你们如果要做主板、也许SI软件早就买了只是你不知道吧。

看想解决 function 还是电性的问题