APR的路不但不会比较窄，在业界反而是越来越抢手
原因下列几点
给你参考
1.制程难度越来越高，需要更专业的APR:
早期制程较low，又有EDA tool辅助，
Physical design难度并不高，一个APR做两三个案子不是问题
因此大部分公司都不会释出太多APR的职缺
后期制程上升，到了40,28nm这些先进制程，加上电路复杂度日趋上升，
逻辑闸数目越来越多，加上要兼顾的design rule，
完成一个案子的时间也越来越长，使得APR必须需要将
一块完整的芯片分割开来做(业界称partition)
才能得以完成一颗芯片，但公司要赚钱，案子量不会变少，
所以APR人力需求量越来越高
目前也业界有很多fully layout转APR的例子，
因为他们有很好的Physical观念，在后期的DRC/LVS具有优势
加上在业界耳濡目染，只要稍微加强数位timing的观念，
通常在工作上会比普通的APR更得心应手
2.Back-end观念在学界不普及
跟仅需大学学历就可做的fully layout比起来，
APR需要更多的数位IC deisgn flow观念跟实作经验
而这些观念在一般大学电子电机并不普及
此外，APR不像layout，仅需设计几颗inverter及即可练功，
数位ic flow需从frond-end verilog设计开始学习
若时间足够，继续往下做back-end，才有可能学到你说的APR
这些，需要到研究所才有时间跟精力去学习
所以你说要在硕士班研究backend是不实际的
因为你必须先在研究所了解数位frontend
或是在业界有相关fully layout的metal观念
才得以进入APR的领域
而研究所教授，因为不了解后段在业界的重要性不如以往，
加上APR薪水确实比RD少一截，一般都会建议已经碰过ic deisgn flow
的学生往frondend走
即便是外面的自强基金会
也鲜少有APR的课程
4.APR难以练功
数位Back-end从APR, STA timing 分析到解DRC/LVS
会用到相当多的tool，一般这些tool的license有限，
需要到研究所或是公司才有可能接触到
5.APR难度上升, 时间被tape out schedule压
虽然APR不用像RD吃了很多脑力去design一颗chip，
但在操作软件上，比起RD却需要更多的时间跟精力
其中之一就是要学的工作站软件很多
再来就是一个案子从setup, floorplan, place&cts&route (俗称apr)
到STA timing分析，每个阶段都需要长时间
虽然这过程都需要RD的辅助，但实际上在try&error的APR
为了不让Tape out schedule dealy，需要大量利用时间
让工作站不停的运转，但是一但Tape out过后，APR
就有一段长时间的休息，直到下一个案子到来
所以有很多RD会认为APR是很轻松的
也有很多人认为APR是很操的
端看公司产品的难易度
※ 引述《pooboy01 (一点小聪明)》之铭言：
: 权限问题代朋友po
: 各位前辈好
: 平常会常来科技版看一些资讯
: 目前硕一，想研究的方向是IC 流程 back-end的部分
: 对于Physical design APR方向比较有兴趣，
: 但属较后端部分，有爬过文了解一下目前现况，
: 但文章资讯比较少，想发文请教出社会的前辈们，
: 未来芯片朝向更细微nm已经到了极限的地步，
: 对于未来实体设计也变得更加困难，但对此领域还蛮喜欢，
: 请问前辈如果现在想走APR方向，路可能会比较窄(?)
: 未来APR需求量会不会变得很少，因为走这条路比较算要走的精(?)
: 对于目前硕论方向，值得做这方面的研究吗?
: 懂得不多，请前辈不吝指正
: 谢谢~!