※ 引述《sendtony6 (TONY)》之铭言：
: ※ 引述《cookies12 (饼干的饼干藏在饼干盒里)》之铭言：
: : 想请问一下
: : DRAM场跟一般逻辑电路厂(台积、联电)
: : 学到的半导体制程是很不一样的吗，就是不能跳来跳去这样?
: : 还有就是逻辑做到22nm，DRAM是没做到那么小吗?
: : 还有一个选工作的问题
: : 当工程师做电性分析与做制成整合
: : 哪种比较好学到的有用的东西(认为是好升迁转公司的)!
: : 万分感谢你
: 这问题我也是进到GG后才知道,为啥平平都是LIT / ETC / CMP / DIF
: 一间可以做到全世界最大~另一间(甚至连3爽都不太赚)搞到快倒了
: 现在d-ram最小好像就是到N22...(据了解中科那间正在冲良率)
: 两个的差异在于patern 定义的困难度有很大的落差
: Dram parern的定义层与层的之间的叠对非常好控制(据我们公司某位曾在UMC待10几年
: 的资深前辈说 : UMC以前有小量做过D-ram良率闭着眼睛做都90%)
: 而逻辑区的叠对通常都是一些怪图案 很难控制
: (重复性越高,越整齐的图案越好做)
: (有机会可以拿dram的wafer跟logic 的wafer比较看看就会知道我在说啥了)
: 第2个主因是因为D-ram的defect concern,可以说是根本就不concern
: 因为dram颗粒可以切很小,有partical没关系 还有一大片可以卖钱
: (举例来说~一片12吋wafer 如果可以切1000个die 那有20个die挂了还有980个可以卖)
: (假如只能切100个die 一样是20个die挂了(假如partical是随机分布) 就只剩80个)
: 但逻辑芯片随便一颗partical就可以造成断路/短路 (能切的size也大很多)
: (而dram还不见得会短路)
: 如果动不动就把沾到partical的部份报废那走完整个process大概只剩没几片可以卖钱
: 所以LIT很倒眉~只要EDS有打到碳成份都说是LIT的问题
: (但真正学过能谱分析的都知道电子束聚焦在金属面上也会积碳 还曾经也人拿这个当博论)
: 至于电性分析都是量阻值 / 电容值 / 跟量率(就是会不会导电而已) (就是高中物理那些)
: 以上这些都不是工作中知道的而是跟某些前辈闲聊知道
: 你的问题拿去问一堆在GG工作的PE 跟你保证一堆人搞不清楚故事前后
: 这也市我觉得在GG工作很悲哀的地方(眼界太小)
: 整天只会看着SPC 顾机台 call vender 尽是做些高中生就能做的事
: 回到你的问题 Dram厂跟晶圆厂能不能互跳? 当然可以
: 因为使用的机台都差不多只是做的事难易差别而已
我觉得妳的文章有很多对DRAM的误会，T公司无疑是foundry 的leader, 而且应该也有生产内存，不便多说，妳在T等级够高认识够多product就会知道我在说什么
还有DRAM跟妳们在线宽上定义也不一样，用一般foundry logic 22nm的design rule 应该lithography分辨率可能也无法生产22nm的DRAM, 抱歉这也无法多谈
还有随便做良率90%应该是 90nm之前的制程了，现在的不可能，我猜T在2x 有做到内存的良率也没这么高
线宽或是图案密度都是design rule,我想妳在台积应该会有概念，决对不会因为是DRAM就有这么大的差异
die大小基本上看容量
但跟非内存比，与其说大小差异，不如说层数差异
还有一个重大差别在客制化，例如ASIC
总之，妳们不错，但对别行不应该下这样轻率的评论

那不妨说说dram与逻辑电路的差异在哪里?

毕竟这些都是我听一些资深前辈说的~

都一样是晶圆制造为什么Dram会这么惨?(除了3爽因素)

电路上还制程上？

我没说两者相同~我的文章也只是说个概念(层数差异不就是

overlay的困难度吗??)然后?

其实现在也没多惨啦 美光系列不见得比联电差

SORRY~我无意说谁好谁坏~但两者到底差别在那里不防说来

叠对不是靠alignment mark, 为什么跟其它pattern关联这么大？

overlay跟图案定义当然有很大关联...上下两层如果都长的都差不多那当然很好对齐...光spec就可以天差地远

层多也是看妳via contact? 没仔细比过两种的alignmenttree, 不敢乱comment

基本上DRAM对particle一样concern阿，都做到2x了，有particle怎么可能不死

图案差不多 via歪了不是一样死？ 会比较松？

看来你也不知道两者到底差在哪里.....

妳觉得我有可能把妳们layout, process, testing & design从头到尾看一轮吗？

所以我只能comment你有偏见的地方

重点是，DRAM也没这么爽XD

然后 其实妳们PIE也不少memory产业过去的

讲这么多....logic厂看多少WAT item呀?? DRAM厂看多少??

还有CP测试 logic厂有laser repair?DRAM厂才有的laser repair

哈哈哈 我也很想知道妳们看多少 有时看到device correlation可是去review foundry都没finding

laser repair算比较旧的技术了

所以logic没有任何repair的机制吗？ 没有任何functional unit的redundancy?

就我看过memory跟logic厂给的WAT review报告 其实差异可能没有妳想像中的大 当然我相信对客户不会全给

所以楼上是猪屎屋的PE?

讲错搂,T与U带工里的RAM是包含在电路产品里一部分,没产单一颗DRAM 或RAM产品

价格差太多

楼上D大讲的很对 只是我不知道能不能讲这么明

其实也不一定是RAM @@

其实embedded很多问题很难搞

客制化跟大众化价格真的不能比

逻辑和dram的pattern不太一样，逻辑的layout比较多种变化

bat讲得比较清楚

Layout变化多听起来OPC难搞？Lithography 容易变形？

感谢回复m(_._)m

做logic foundry并不会去生产单一的RAM产品(注意,DRAM只是

RAM产品群里的一种),通常一般logic电路都会包含标准SRAM

有些产品则会有客制化的RAM或该foundry的特制RAM,先不论

logic电路的区域,光这个RAM就比DRAM难做,速度性能也比较好

测试的spec也是比较严苛,一个新世代的制程开发,一开始的

shuttle大家以及客户先看的一定是SRAM的部分,这部分work

才会再去看整个device,所以说,如果真的把逻辑电路里的RAM

拿出来单独出产品跟DRAM去PK(先不论有没有人要买),我跟你

说,绝对难做很多,根本很难像DRAM厂那样海RUN,更不用说,当你还把逻辑电路加进来,制程的复杂度更是难以控制,因为你会

发现,SRAM对了,但是logic却不太对,core太冷或太热,总之要

把制程调到可以让两边平衡,并符合各个客户以及产品的需求

这是非常难的事情,而且因为不同的产品还要给不同的制程

例如,有些device需要high performacne所以要HKMG还要SiGe

有些则只要HKMG就好,不用SiGe,有些更只要能动就好,重要是

便宜,所以只要SiON就好,例如,WIFI芯片,另外,由于spec很紧

所以常常会有所谓的垂直机限,这整个兜起来你看有多复杂更不用说,逻辑产品除了非常大的客户以外,说真的,你RUN的量

根本无法跟DRAM比,例如最近某个常上新闻版面的交大校友

他的猪屎屋shuttle RUN一RUN结果出了套产品只有500pcs的量

那他是不是客户?是阿?要不要帮他出一套制程?要阿,这种客

户多不多?多啊!因为多数客户都不是AMD/QUA/Xilinx/NV之流

所以,logic foundry跟DRAM的差异跟复杂度是非常大的,而这

还只是从表面来看,如果从最基本的电子电路学来看,他们更有

根本的不同,所以logic会有一张光罩就是一个Die产品,但DRAM却不会有

很久以前有个版友说得很好,DRAM重后段,logic重前段,不过

现在先进制程里,logic也开始重后段了,因为后段开始也是瓶

颈了 (笑)

基本上都没错 只是SRAM跟DRAM应用上要求差很多 pk起来是张飞打岳飞速度被后牺牲的就是耗电量跟面积

还有SRAM容量小 如果以他的良率做到DRAM的容量 良率不到5%吧