※ 引述《sendtony6 (TONY)》之铭言：
: ※ 引述《cookies12 (饼干的饼干藏在饼干盒里)》之铭言：
: : 想请问一下
: : DRAM场跟一般逻辑电路厂(台积、联电)
: : 学到的半导体制程是很不一样的吗，就是不能跳来跳去这样?
: : 还有就是逻辑做到22nm，DRAM是没做到那么小吗?
: : 还有一个选工作的问题
: : 当工程师做电性分析与做制成整合
: : 哪种比较好学到的有用的东西(认为是好升迁转公司的)!
: : 万分感谢你
: 这问题我也是进到GG后才知道,为啥平平都是LIT / ETC / CMP / DIF
: 一间可以做到全世界最大~另一间(甚至连3爽都不太赚)搞到快倒了
: 现在d-ram最小好像就是到N22...(据了解中科那间正在冲良率)
: 两个的差异在于patern 定义的困难度有很大的落差
: Dram parern的定义层与层的之间的叠对非常好控制(据我们公司某位曾在UMC待10几年
: 的资深前辈说 : UMC以前有小量做过D-ram良率闭着眼睛做都90%)
: 而逻辑区的叠对通常都是一些怪图案 很难控制
: (重复性越高,越整齐的图案越好做)
: (有机会可以拿dram的wafer跟logic 的wafer比较看看就会知道我在说啥了)
: 第2个主因是因为D-ram的defect concern,可以说是根本就不concern
: 因为dram颗粒可以切很小,有partical没关系 还有一大片可以卖钱
: (举例来说~一片12吋wafer 如果可以切1000个die 那有20个die挂了还有980个可以卖)
: (假如只能切100个die 一样是20个die挂了(假如partical是随机分布) 就只剩80个)
: 但逻辑芯片随便一颗partical就可以造成断路/短路 (能切的size也大很多)
: (而dram还不见得会短路)
: 如果动不动就把沾到partical的部份报废那走完整个process大概只剩没几片可以卖钱
: 所以LIT很倒眉~只要EDS有打到碳成份都说是LIT的问题
: (但真正学过能谱分析的都知道电子束聚焦在金属面上也会积碳 还曾经也人拿这个当博论)
: 至于电性分析都是量阻值 / 电容值 / 跟量率(就是会不会导电而已) (就是高中物理那些)
: 以上这些都不是工作中知道的而是跟某些前辈闲聊知道
: 你的问题拿去问一堆在GG工作的PE 跟你保证一堆人搞不清楚故事前后
: 这也市我觉得在GG工作很悲哀的地方(眼界太小)
: 整天只会看着SPC 顾机台 call vender 尽是做些高中生就能做的事
: 回到你的问题 Dram厂跟晶圆厂能不能互跳? 当然可以
: 因为使用的机台都差不多只是做的事难易差别而已
我觉得妳的文章有很多对DRAM的误会，T公司无疑是foundry 的leader, 而且应该也有生产内存，不便多说，妳在T等级够高认识够多product就会知道我在说什么
还有DRAM跟妳们在线宽上定义也不一样，用一般foundry logic 22nm的design rule 应该lithography分辨率可能也无法生产22nm的DRAM, 抱歉这也无法多谈
还有随便做良率90%应该是 90nm之前的制程了，现在的不可能，我猜T在2x 有做到内存的良率也没这么高
线宽或是图案密度都是design rule,我想妳在台积应该会有概念，决对不会因为是DRAM就有这么大的差异
die大小基本上看容量
但跟非内存比，与其说大小差异，不如说层数差异
还有一个重大差别在客制化，例如ASIC
总之，妳们不错，但对别行不应该下这样轻率的评论