原PO贴的连结全英文, 改贴这篇中文的应该更好理解
所以顺手贴上来一下分享给大家 (对岸用语请见谅)
https://news.xfastest.com/tsmc/73602/tsmc-5nm-80%EF%BC%85/
TSMC 5nm 测试芯片良率已达80％：明年上半年大规模量产
IEEE IEDM大会上，台积电官方披露了5nm工艺的最新进展，给出了大量确凿数据，看起来
十分的欢欣鼓舞。
5nm将是台积电的又一个重要工艺节点，分为N5、N5P两个版本，前者相比于N7 7nm工艺性
能提升15％、功耗降低30％，后者在前者基础上继续性能提升7％、功耗降低15％。
台积电5nm将使用第五代FinFET晶体管技术，EUV极紫外光刻技术也扩展到10多个光刻层，
整体晶体管密度提升84％——7nm是每平方毫米9627万个晶体管，5nm就将是每平方毫米
1.771亿个晶体管。
台积电称5nm工艺目前正处于风险试产阶段，测试芯片的良品率平均已达80％，最高可超
过90％，不过这些芯片都相对很简单，如果放在复杂的移动和桌面芯片上，良品率还做不
到这么高，但具体数据未公开。
具体来说，台积电5nm工艺的测试芯片有两种，一是256Mb SRAM，单元面积包括25000平方
纳米的高电流版本、21000平方纳米的高密度版本，后者号称是迄今最小的，总面积5.376
平方毫米。
二是综合了SRAM、CPU/GPU逻辑单元、IO单元的，面积占比分别为30％、60％、10％，总
面积估计大约17.92平方毫米。
按照这个面积计算，一块300mm晶圆应该能生产出3252颗芯片，良品率80％，那么完好的
芯片至少是2602个，缺陷率1.271个每平方厘米。
当然，现代高性能芯片面积都相当大，比如麒麟990 5G达到了113.31平方毫米。
按照一颗芯片100平方毫米计算，1.271个每平方厘米的缺陷意味着良品率为32％，看着不
高但对于风险试产阶段的工艺来说还是完全合格的，足够合作伙伴进行早期测试与评估。
另外，AMD Zen2架构每颗芯片(八核心)的面积约为10.35×7.37＝76.28平方毫米，对应良
品率就是41％。
台积电还公布了5nm工艺下CPU、GPU芯片的电压、频率对应关系，CPU通过测试的最低值是
0.7V、1.5GHz，最高可以做到1.2V 3.25GHz，GPU则是最低0.65V 0.66GHz、最高1.2V
1.43GHz。当然这都是初步结果，后续肯定还会大大提升。
台积电预计，5nm工艺将在2020年上半年投入大规模量产，相关芯片产品将在2020年晚些
时候陆续登场，苹果A14、华为麒麟1000系列、AMD Zen4架构四代锐龙都是妥妥的了，只
是据说初期产能会被苹果和华为基本吃光。
https://technews.tw/2019/12/13/tsmc-5nm-process/
根据先前相关外资所进行的预估，台积电的 5 奈米制程将在 2020 年上半年，甚至最快
在 2020 年第 1 季末就会投入大规模量产，相关芯片产品将在 2020 年晚些时候陆续登
场。而包括苹果 A14、华为海思麒麟系列新一代处理器，以及 AMD Zen4 架构第四代锐龙
(Ryzen) 个人电脑处理器都将会采用。而初期的产能规划每月 4.5 万片，而未来将逐步
拉高到 8 万片的数字，只是初期的产能将可能由苹果吃下 70%，其余的就由华为海思包
下。