小弟最近在学校修了CAD vlsi的课，
第一次的作业需要做一个.isc档案translate成一个verilog code的.v档案类型，
小弟做完code的translation后发现始终都无法pass老师给的testbench，
后来发现是“`”符号的问题，
我在我的c++ program里无论cout “`”或是单引号“‘”输出的字符都会变成单引号“‘
”，
想请问有没有办法让输出字符变成“`”呢？