Re: [情报] AMD与TSMC合作的3D Chiplet分析

楼主: AKSN74 (AKS-74n)   2021-06-02 15:03:52
后来这篇文章在稍早有补一些更进一步的内容
https://i.imgur.com/W5Rxvpb.png
渣翻一下
1. 这个技术将会在Zen 3架构的Ryzen处理器上产品化,但EPYC是否会采用就没说
2. 采用新技术的处理器会在今年年底开始生产,但没说何时发售,照AMD的步调应该会是
明年Q1
3. 这个V-cache是额外增加的64MB L3所以没有所谓增加延迟的问题。V-cache是延续原先
L3的寻址,并且在没有使用时不会供电。V-cache跟一般的L3使用一样的供电面
4. 使用V-cache的高度会跟原先的Zen 3是一样的,整个包括核心chiplet还有V-cache本身
都会薄到与IOD的高度一致以达到无缝整合
5. 由于V-cache在CCX中是建构在L3上面,不影响目前现有核心的hotspot,因此发热考量
上几乎是不受影响。而在核心上面的硅晶则是设计用来增加散热效率
6. V-cache是一个单一64MB的die,并且相较一般的L3来说更加密集,原因是它使用
TSMC 7nm制程的SRAM-optimized libraries技术。AMD知道TSMC可以做到多层堆叠,但AMD
目前对这次要上市的产品上只先叠一层上去。
如果有翻错的地方还请见谅
看来就算TSMC目前这部分很成熟了,AMD还是先保守做一点试试水温
一来Zen 3发售也已经超过半年,一来目前全球芯片荒的情况还没有真的解除
其他的没有说太懂,就不多做评论了

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