我也有同样的问题
因为测资的delay实在太长
在half cycle很小的时侯看起来几乎是变成了negtive edge的电路
因此我可以用negtive edge的FD1做出更快的电路
然而这个电路在cycle比较大的时候反而会出错
请问一下这样的电路能够同过测试吗？
谢谢助教
※ 引述《bonoshi (sbo)》之铭言：
: testbench中的23～25行：
: assign #(`REG_DELAY+`REG_SETUP_TIME) A=Amem[i];
: assign #(`REG_DELAY+`REG_SETUP_TIME) B=Bmem[i];
: assign #(`REG_DELAY+`REG_SETUP_TIME) C=Cmem[i];
: 应该要是：
: assign #(`REG_DELAY) A=Amem[i];
: assign #(`REG_DELAY) B=Bmem[i];
: assign #(`REG_DELAY) C=Cmem[i];
: 这个delay应该是要模拟A、B、C也来自register对吧？
: 但是，我们负责制作的两阶段register，
: 假设按照dataflow的顺序是reg1和reg2，
: 实际上reg1我们用lib中的FD，
: 我们已经要满足setup time了。
: 不知道我的理解有没有错，
: 但Amem[]到A的delay应该要只有"REG_DELAY"，
: 也就是0.441。
: 另外附带一题，testbench中有测试第101组数据，
: 也就是检查当A、B、C已经是未知的值的时候（符号为X），
: reg的output端是否也全为X，
: （此时因为Ans也读完了，应该第101组也是全为X）
: 检查最后一组数值应该助教的本意吧？

强