testbench中的23～25行：
assign #(`REG_DELAY+`REG_SETUP_TIME) A=Amem[i];
assign #(`REG_DELAY+`REG_SETUP_TIME) B=Bmem[i];
assign #(`REG_DELAY+`REG_SETUP_TIME) C=Cmem[i];
应该要是：
assign #(`REG_DELAY) A=Amem[i];
assign #(`REG_DELAY) B=Bmem[i];
assign #(`REG_DELAY) C=Cmem[i];
这个delay应该是要模拟A、B、C也来自register对吧？
但是，我们负责制作的两阶段register，
假设按照dataflow的顺序是reg1和reg2，
实际上reg1我们用lib中的FD，
我们已经要满足setup time了。
不知道我的理解有没有错，
但Amem[]到A的delay应该要只有"REG_DELAY"，
也就是0.441。
另外附带一题，
虽然hw4中提到有100组数据要测试，
但testbench实际测试了101组数据。
第101组数据等于是检查当档案读到尽头之后，
A、B、C被当成是未知的值的时候（符号为X），
reg的output端是否也全为X，
此时因为Ans也读完了，标准答案也变成全为X，
检查最后一组数值应该助教的本意吧？