https://i.imgur.com/awePkbd.jpg
https://i.imgur.com/S9oEao3.jpg
https://i.imgur.com/ylZftln.jpg
想问的是(3)，请问Control signals怎么判断？
根据第三张图，现在lw在WB，beq在ID，
如果RegDst是X，这样lw怎么知道要回写到那一个Reg?
奇怪的是，我翻了Pipeline的图，竟然没有那个需要RegDst控制的MUX，所以lw是靠Forwarding的MEM/WB.RegisterRd来判断，请问RegDst真的存在吗？
觉得这部分很模糊，再麻烦各位大大解惑

https://i.imgur.com/BA3Eh5X.jpg这部分真的很细 你可以对照看看答案就出来了https://i.imgur.com/dFvPlhE.jpgEx阶段是sw 其对应的RegDst是 x 表示don’t care我想你可能是误会control unit 在pipeline整体stage上所对应到的功能是不同的

感谢大大的解说！