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[理工] 计组张凡 latency
楼主:
SIGNAL2017
(信号2017)
2018-05-06 00:44:46
https://i.imgur.com/rQ98rwW.jpg?2
想请问这很基本的题第79的(1)(2)选项,我大概知道错在哪,只是我想更厘清一下我的
观念有没有错,(1)选项来说不知道可不可以说是latency绝对会大于1 clock,所以不
能选[我知道一定不会是1 clock,但是我想知道是不是一定大于1];(2)选项我知道无法
改善latency,但是不知道可不可以想成latency不会减少反而一定会增加[且不会不变?]
,不知道以上我的观念有无错误,谢谢。
作者:
leo0519
(leo0519)
2018-05-06 02:42:00
latency是指指令进去到结束的时间所以pipeline latency是5cycle应该说做完一个指令要花多少时间pipeline会因为有hazard之类的反而使一个指令完成的时间变更长
楼主:
SIGNAL2017
(信号2017)
2018-05-06 03:03:00
那请问2选项无帮助指的是不改变还是会增加所以没帮助?
作者:
TWkobe
(中华柯比)
2018-05-06 06:46:00
not only but also 是不仅...也不是没帮助 pipeline最大好处就是产能
作者:
TMDTMD2487
(ㄚ冰)
2018-05-06 12:38:00
这里的latency是实际指令的生命周期理所当然不会只有一个clock,另外pipeline register需要多出来的时间所以latency跟single cycle machine比一定比较长
楼主:
SIGNAL2017
(信号2017)
2018-05-06 12:44:00
了解 感谢
作者:
maple205
(艾瑞克)
2018-05-06 16:08:00
简单说latency就是单个指令需要的时间而pipeline不会让它变短,只是让多个可以同时做
楼主:
SIGNAL2017
(信号2017)
2018-05-06 22:54:00
谢谢m大
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