想请问各位高手，刚刚在看观念题，
我知道edge-trigger在实作上是一个
clock前段作写后段作读。
为什么single-cycle machine的
data memory必须要实作edge-trigger，
然而pipeline machine却不必有
edge-trigger呢？
P.S.原题指的是写入data memory的情况。
想不通，请各位高手解答，感谢！

因为single cycle machine 用clock的edge来判断再想想为什么pipeline怎样保证每个stage的完成?