想请问一下这题: http://imgur.com/a/vwmfX 请问该如何看 bank 已经忙完了ㄋ? 是要隔够久吗? 还是@@? 还有这题: http://imgur.com/a/kRWL2 TKB张凡是直接讲说 先不计较 cache hit latency 但他后来也没有回来讲 我的理解是 hit time 比起 miss penatly 小很多 所以可以忽略 但题目有给 hit latency 考试的时候应该算进去吗? 还是这边有什么特殊的原因? 谢谢
https://i.imgur.com/e3ZfIpZ.jpg因为interleaving 是用多个bank同时读资料到buffer内来增加平行度，有点像disk的多个读写头同时对多个磁盘读写那样，因为他一次可以读进4bank的data再送，所以在4个buffer皆满(或产生conflict之前)他都可以把data放进buffer区 再花4clock cycle去送(像是上一题练习的(3))一旦有ref.与目前buffer的缓冲区位址冲突 就必须stall等到那一轮的"read/write"结束(either four read or four write)才能放该位址资料到该buffer，可以想成buffer内有资料就是busy 因为他也不能做别的事
因为他说either four reads or four writes 而且题目很摆明的告诉你会有conflict 算是隐含的说他说会stall的部份 ，但老师上课内容没提到这部份详细的操作就是了，但光就课本对interleaving的描述就是addr.来，读读读读平行4次之后一个个送，这题他虽然不是一次把addr 因此送好送满是in order asthey appear on the bus，但就算他一个ref.占一个cc 他还是有一个前提叫做either four reads orfour writes限制他不能读一送一所以"就算"他bus4倍他还是要一次four r/w