Re: [理工] [计组] pipeline

楼主: tomdog12345 (方)   2016-09-20 11:54:37
※ 引述《kyuudonut (善良老百姓)》之铭言:
: 1. http://imgur.com/a/oFAR6
: 请问一下这题 (2)(a) 的 cycle with 5 stages 是不是有打错?
: 上面 (1) 算出来不是 9 吗@@
: 2. http://imgur.com/a/5zS6F
: 可以请问一下这个表格再讲什么吗,完全不知道他想表达什么QQ
: 谢谢
昨晚想了很久 才发现完全想错了
这题的第一题是假设只有一个memory也就是说IF MEM 同时做的话会有 structure hazard
然而第二题完全没有这个假设
所以第二题不会有结构危障产生
https://m.imgur.com/a/W7T94
第二题我做了ㄧ次 如照片那样
五个stage下 虽然load/store word 指令 不用ALU 但 还是会算ㄧ个 stage 的时间 (有点像nop指令一样 不做任何事 纯粹花时间通过
四个stage 下 EX MEM 合成一个stage (可以想成EX/MEM的pipeline register 被拿掉 故ㄧ个clock 来了 会直接通过两个stage )
这是我想了ㄧ整晚的结果 我也不知道正不正确 欢迎讨论XD
作者: kyuudonut (善良老百姓)   2016-09-20 13:57:00
喔喔 原来第二题有两个memory 谢谢另外一题也帮我看一下吧XDD

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