大家好...我是这学期SoCV的助教 吴政颖
关于这学期的PA...没意外的话都将会在QuteRTL上Implement
可能对部份没有碰过这么大的framework的同学来说会是一个满大的障碍
所以在这礼拜五我会带大家看一下QuteRTL跟大家将来PA相关的一些地方
我建议大家可以先到QuteRTL的网站上(written in PA1.pdf)
先run一下上面给的example或是command
这些可以给大家一些对QuteRTL初步的认识...有些command在这们课的PA或许会帮助到你
关于PA1...可能有些地方没有交代很清楚...我再补充一下
基本上所有simulation的大function都在cktSimulate.cpp下
另外每个Gate Type各自simulate的部份是默认请implement在cktXXXCell.h/.cpp
(当然你可以随心所欲加data members或member functions, 甚至都不使用我们给的code)
只是要注意的是...CKT_PIO_CELL, CKT_DIV_CELL, CKT_MODULO_CELL不需要implement
(其他的都要implement, 即使给大家的Verilog design没有用到这些CELL !!!)
以及有些logic gate type有不同的config, e.g. CKT_AND_CELL在Verilog里有分
Bit-wise(a[3:0] & b[4:1]), Logical(a && b), 和 Reduced(&a)
以上这些我礼拜五会再次说明...或者你可以先去看看write output之类的function
会对我们的资料结构比较清楚
至于input pattern方面...我们在TODO里有写到 :
design吃进去后..._ioList[CKT_IN]的顺序就是input pattern给的顺序
input file里一行代表一个cycle的input pattern
每个cycle的pattern给予的input value会以一个空白隔开, e.g. 1'b1 3'b001 2'd1
其中clock的值可以忽略...因为我们是请大家implement cycle-based simulator
也就是每个cycle去update DFF的值与给新的input pattern
当然我们测的design只会有一个clock source, 也只会出现negedge clk或posedge clk
最后在cktSimulate.cpp的最后两个function...请不要动到它们 (我们有特别注明)
其他问题请再寄信给我或教授
如果你想在Office Hour来找我...请务必先寄信告知我
并将问题说明清楚...以节省大家的时间
谢谢配合!!!