※ 本文是否可提供台大同学转作其他非营利用途？（须保留原作者 ID）
（是／否／其他条件）：是
哪一学年度修课： 103-2
ψ 授课教师 (若为多人合授请写开课教师，以方便收录)
吴安宇
δ 课程大概内容
主要是培养写verilog的能力
会因为要写作业而懂一部份计算机结构的观念
Ω 私心推荐指数(以五分计) ★★★★★
η 上课用书(影印讲义或是指定教科书)
主要是投影片，上课用投影片、观念也都在投影片里面找得到
没特别注意过有没有正式的用书
μ 上课方式(投影片、团体讨论、老师教学风格)
助教群用投影片上课(教授有时候会坐在台下补充)
这届的助教是强者，所以上课品质挺不错~~
σ 评分方式(给分甜吗？是扎实分？)
作业有写出来的话分数都不错，final project也是
连上机考给分都甜
个人觉得“扎实分”这件事只出现在期中考(下面补充)
ρ 考题型式、作业方式
整学期要做的事就是4份作业 + 一次上机考 + 一个final project
考试只有期中考
作业分别是用verilog写
1. 8-bit Carry Ripple Adder +
8-bit Barrel-shifter +
Adder-Shifter Unit
2. ALU + RegisterFile + SimpleCalculator
3. Single Cycle MIPS
4. Cache Unit Design
上机考的部分是限时三小时，会出一个不太难的题目，
在电脑教室现场coding。RTL跟合成后tb都过了就过关。
印象中是前50%交卷就满分，时间内有交就95，
就算跟原PO一样是个没在时间内写出来的小废材，
最后助教会给你问问题问到你满意为止(?)，
然后最后合成有过分数也不难看((看到成绩有吓到，我还以为会很惨
Final project的内容则是
1. Pipelined MIPS Design (70%)
基本功能 + L1 cache 合成后有过tb即可
会管AT值，但个人觉得对分数影响没有真的很大
2. Extension (30%)
三选一，也可以做超过一个
可以选择的有:
乘除法功能 or L2 cache or Branch prediction
期中考，个人认为最难掌控orz
其实考的东西都是投影片上有的，可是投影片实在是很多页
像原PO是个修课之前没什么verilog底子的人
如果期中考没把投影片看熟，可能会有点悲剧
((可是过完期末之后回头想想期中考题，好像也不是说真的很难
强烈建议投影片上有的语法最好都要知道~~~
投影片上有的观念最好也都要知道XD
反正期中考算是DSD最难混的一关啦，这里的分数有拿到真的会差很多
诚心建议期中考要认真准备
ω 其它(是否注重出席率？如果为外系选修，需先有什么基础较好吗？老师个性？
加签习惯？严禁迟到等…)
偶尔教授心血来潮会点个名，然后教授不喜欢学生迟到
加签的话，没听说有人没签到啦
Final project是三人一组，建议先找好组员~~
Ψ 总结
课程详细内容修了就知道了(XD)，这里不赘述
比较想讲一些个人心得~~~
首先就是DSD真的不需要有verilog基础
因为它就是一堂程式课，是要教你从零开始学verilog的
当然如果你有基础就会很轻松
没基础也不会怎样，就跟原PO一样从头开始努力
写作业的过程会有点辛苦(第一次学嘛)
老实说我自己从HW3之后写作业的时间都不短
加上debug的话可能都超过20个小时吧
((但强者我组员都只写一个晚上...
然后上机考的部分，虽然原PO是个没在时间内写完的小废材
可是摸著良心说并没有真的刁难，我算是自己耍白痴orz
最后就是final project啦
基本上组员很重要、组员很重要、组员很重要
除非你是强者可以自己写完final(强者真的办得到)
不然慎选组员真的可以让你的期末好过一点
整体来说，这堂课真的不算轻
但真的是可以彻底练到写verilog的各种能力
((包含一点点使用合成tool的技巧
想走数位IC design的同学真的诚心大推这门课
助教教得很好、作业很有水准、练习强度足够((对新手来说啦
对了忘记说，蛮推荐跟吴安宇教授的计算机结构一起修
DSD很像计结的实作课，后期写的都是计结教的东西((的程式版
一起修可以大幅降低理解硬件架构的负担~~~
一句话: 修的很累，但值得XD