我已经写好verilog code，也利用"design vision"将code
从behavior-level转成gate-leve，接下来我要用什么方法或有什么软件
将此gate-level的电路转成netlist(有点类似cadence->export->CDL)
或是layout档(.dgs)，拜托各位知道的学长同学给我点指点，感激不尽