※ 引述《conbanwa (偶而崩溃一下有助纾压)》之铭言：
: 如题 小弟因为要报PAPER 所以无意间发现这个东西
: high level synthesis 高阶合成
: 指以高阶语言描述电路 并转换为RTL Code
: 维基上面写约略80年代就有开始发展 但大多都不太成功
: 直到最近两三年 Xilinx 的 AutoESL's AutoPilot 这套工具算是有比较大的进展
: 想请问这东西的未来 因为上网了看了许多PAPER与文件 发现对于不同层级的设计者
: 从高阶语言与硬件描述语言之间看法与实作上的歧异
: 高阶合成的概念似乎有它的价值在 想请问各位先进这东西将来在台湾有搞头吗
: 因为听前人所说目前电路设计依然是verilog VHDL为主 谢谢大家
high-level synthesis(HLS) 我略懂，可以分享一些讯息给你。
如果你是要做 HLS核心算法的研究(scheduling, resource binding等)，建议不要。
paper已经很难发了。如果是要做更上层(System-level)的研究，那还有一些发展空间。可参考 UCLA
Jason Cong实验室发的paper，他们有一些结合 HLS 研究。
如果对HLS历史背景有兴趣，可以参考 "High-Level Synthesis: Past, Present,
and Future, 2009"这篇论文，里面有探讨过去HLS失败与最近HLS比较成功的原因。
目前主流的HLS Tool有
Synopsys Synphony C Complier，其前身叫做 PICO，从Synfora买来的。
Cadence C-to-Silicon Complier and Cynthesizer，Cynthesizer是从Forte Design
System买来的
NEC CyberWorkBench
Calypto Catapult C。Catapult C本来是Mentor Graphic的Tool。
Xilinx Vivado HLS，其前身是AutoESL's AutoPilot。
业界有没有人用？有，国外和台湾都有。
有没有真的Tapeout？有，国外台湾都有。
有没有搞头？真的只有天知道。
目前RTL仍是设计主流没错，毕竟这是大家熟悉的东西。用SystemC / C 来设计电路，
对大部分的designer来说仍比较陌生，毕竟HLS需要一些learning curve，大家在公
司schedule都很紧的情况下，不见得有空来学这个。此外，HLS要跟目前RTL flow整
合，还有一些技术不够成熟。(如：C-to-RTL equivalent checking, ECO issue等)
这些都是HLS还无法全面打入市场的原因。