[征才] Analog IC/PLL layout

楼主: transntu (Gmcycle)   2024-08-31 20:01:26
◎我已阅读过置底的 板务规范 和 发文规范:是
(请确实阅读过后并将项目“否”删除)
◎个人征才:
(以下所有字段均为必填,若为公司征才此项免填,并请删除此项目)
个人名称:黄先生
联络方式:line id:iclab5556
◎征求期限:10/1
◎工作内容描述:
1.类比电路布局:PLL/analog 相关电路 使用40nm/28nm
2.涵盖内容:VCO/divider/charge pump/calibre drc/lvs
◎征求条件:
需要会使用Cadence virtuoso LVS/DRC,有基本程度就好
也欢迎有基本概念的在校生
(在校生包含学校学生或著是上过自强基金会的学生)
◎交件时间:
12月中
◎案件预算:
整个PLL预算最高16万元,时薪500
(以上为初步的计费方法,若接案人有不同提案也可以讨论)
每周会跟接案人讨论预期进度跟时数,双周发放一次
◎酬劳时薪试算:
此案件前置作业评估所需时间为:6小时(包含会议、沟通、筹备、提案、确认等)
此案件实际执行评估所需时间为:260 小时(包含执行、异动、修改、各层级确认等)
此案件总评估时间为:266小时,换算时薪为:500元/小时
◎酬劳发放日:1.第一次正式开始后每两周结算一次
◎是否回应所有来信: 否
◎是否需要开立发票:否
◎是否有试稿(比稿)阶段:否
◎试稿(比稿)酬劳:
(如无试稿阶段,此项目不需填写)
⊙理想接案对象:
1.在校相关领域的学生
2.有基本概念或上过相关layout课程的人
⊙备注:

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