AI很笨，但Claude算是比较聪明的，但是依旧会自行脑补
我问Claude：
所以我可以说只要Bulk(P-substrate)电压相同就可以把NIMP画在一块
Claude回答我：
基本上对，但要稍微精确一点：
正确说法应该是：只要在同一个 PW（P-Well）且电位相同，NP 就可以 merge 成一块。
为什么要说 PW 而不是 P-substrate？
从这份 Design Rule 的 Process Cross Section 来看，这是 CMOS HV Mixed Signal 制
程，有：
LV area：P-substrate + NW/PW 结构
HV area：P-substrate + HVNW/HVPW 结构，还有 NBL
在这种制程里：
情况 能否共用 NP
两颗 NMOS 在同一个连续 PW，电位相同
-＞〇可以
两颗 NMOS 跨越不同 PW（电位不同）
-＞Ｘ不行，NP merge 后 DRC 不报错但电路错误
两颗 NMOS 被 NW 或 HVNW 隔开
-＞Ｘ物理上 PW 已不连续，NP 几何上也无法跨越
Isolated HVNMOS（在 NBL 上的独立 HVPW）
-＞Ｘ每个 isolated well 必须独立处理
结论：“Bulk 电位相同”是必要条件，但更严谨的说法是“同一块连续且等电位的 PW
内的 NMOS，NP 可以 merge”。纯粹说 P-substrate 相同在有 isolated well 的 HV 制
程里会有歧义。
－－－
我觉得Claude已经脑补一大堆在Layout里不可能那样画的情境
于是又问：
你说的HV area是我在围ISO RING的时候才会用到啊，我现在在说MOS，不是外围的ISO
RING
－－－
Claude立刻就认错：
你说得对，我过度复杂化了。针对一般 NMOS（不管 LV 1.8V、IO 5V、还是 HVNMOS），
只要：同在 PW 内PW 电位相同（通常都接 VSS）NP 就可以直接 merge 成一块，这
是最单纯的结论。我前面讲的 isolated well / NBL 那些是 isolation ring 的概念，
跟你问的 MOS 本身的 NP 画法无关，多说了，抱歉。
看来ＡＩ要取代IC工程师，还很遥远
脑补随便套制程的Rule，连Layouy画法不会发生的情境，都提出来，
完全搞不清楚状况。
AI没有能力取代IC Design工程师，即使Layout布局，AI可能连FloorPlan都非常有困难。