※ 引述《calibration (嘘屁啊)》之铭言：
: 事情是这样啦
: 记得当年本肥宅大叔考中字辈国立大学电机所（2003年左右），所上所有ICS相关领域老
: 师的Lab毕业年限都是3年起跳，因为ICS Lab毕业门槛就是要下线出一颗可以动作且符合S
: pec的Chip ，但即使有下线经验也不一定能进到一线的Design house，像本肥宅这种国立
: 中字辈等级的杂鱼投一堆履历也只勉强拿到螃蟹的面试资格，然后拿到无声卡，本肥宅大
: 叔最后还是去系统厂了。近几年本肥宅大叔看低卡科技版，发现原来现在只要有修过数位
: 系统，连VHDL或Verilog不太会写，甚至连学校都不一定要国立电机所就能进发哥当DD或D
: E，让本肥宅感慨万千。
我大概也是那个年代的 大学NCTU EE92
该届A+B班 100人 特别优秀的大约10%-20% 出国或是后来念博士,
部分转系或是没毕业 (考上困难, 要毕业也是有点难度)
而硕士班有200人, 造成一个现象
多数资优的中字辈学生或是私立大学都有机会上交大电子硕班/交大电机硕班/交大电信硕班
因此当时所谓中字辈优秀的学生, 除了少数跟原本教授讲好留下来的本校生之外
几乎都是私立大学升上来的,
等到业界毕业的时候会有一个门槛,
第一个血统不纯, 大学只能考上私校硕班洗回中字辈
跟大学硕班台清交纯血或是大学中字辈硕班台清交根本没办法比
第二个实力不强, 多数中字辈的研究生只能说学习过下线的经验,
但是下线的成果可能2266, 有些最惨的只量到osc振起来之类的,
或是研究成果跟实际公司业务无关,
而当时比较Top的公司至少都还是走菁英政策,
比如联发科基本要台清交书卷或是至少前20%/30%, 纯血要进都不容易
而中阶的公司许多联字辈公司光是用国防役的人员就几乎可以招满需求
而国防役的人员基本都先用台清交的毕业生差不多就塞满,
所以中字辈的学生除非你是中字辈纯血有强大导师罩着或是研究内容相符且实力坚强
才有机会拿到面试的机会
以上说明你为何当时很难拿到面试或是offer的原因.
接下来说说我自己的case, 我自己本身硕班做影像处理算法,
当时原相主管有问我要做算法硬件还是软件, 我自己其实啥都不懂
但是国防役面试其实因为是纯血的关系, 机会其实蛮多的
后来也是顺利进入联字辈中阶公司.
而verilog本身其实也不熟, 没下线过的经验, 可是说真的,
难度不高, 大约一个月的时间就可以写出基础verilog的code,
2-3个月对FPGA环境也逐渐孰悉, 很快就到了tap outIC, 基本都没遇到太多困难.
所以硕班有没有下线过真的不是太重要的factor.
而发哥后续有几次广开大门, 员工数量快速的从2000 3000 到10000工号,
这个时间点 对部门而言重点跟前面说的一样, 不再于有没有下线的经验,
而是这个人的资质有没有on job trainig的能力, 是否能良好沟通,
是否能够加班完成任务,
这个时期的发哥为了跟台积电不同世代的制程, 一个project通常就平行展开来,
N16/N10/N7 等等的不同世代产品开发可能同时期在做,一个人的loading量太大,
因此要找不同的人一起来分担许多整合验证的工作,
所以后期需求的人数才会那么高, 同时各个产品线也同时在开, 需要人力才能完成
一般工程师理解力/经验/沟通能力比较需要,
而研发能力反正还是有最强的一批人在做
所以进不进发哥是一回事, 考绩有没有拿到I+以上, 才代表你的能力付出有没有受赏识
我是觉得不必太过于在乎有没有进入发哥, 真正有实力的人到哪里都会发挥,
有实力的人在小公司要做到一级主管, 协理副总是轻而易举,
但是在发哥的难度因为竞争激烈的关系反而难度成倍增加,
特别是政治要强否则多数只能做个技术型工程师