开完整篇的回应真让人吃惊
事实上 2会杂事偏多
我不晓得是
embedded flash还是SONOS memory
但总归一句
未来的职涯发展
懂电性
还必须知道因为哪些process
造成电性偏移 low yield分析
有看过产线才会知道
几数片 偶数片failure mode
头尾slot low yield
还有前后半批特性不同
这边都跟几台chamber强相关
KLA scan后 defect来自哪 failure mode?
黄光机台是Nikon 还是...什么
Scanner stepper特性不同
光阻九宫格 FEM OM 等 window在确认什么
Imp dose深度 剂量影响哪里punch 还是leak
分析机制都很重要
总之没碰过产线 这些都不会懂
哪天你来到design house就会被FAB匡
重点还没能力解决问题
最后落得能力差的印象
别以为推给FAB烂就没事
老板难道会不知道FAB烂？
Memory就这几个主要电路相关
bandgap
charge pumper
HV device
Decoder
BIT CELL
你要知道问题怎么解
只知道电性是不够的
But cell STI step height会影响coupling ratio
整个low yield map在外圆
这个都是可以事前把问题范围缩小的技能
你看到电性有问题 我都知道
接下来呢？ process 经验 FA怎么做？
不懂制程我是不相信解的出来啦
尤其flash memory 光罩层数又多
BIT CELL价格是1T1C 1.5T 2T
制程就不尽相同
产线没有不好
说他赛 难免的
能不能学到你想要的
就态度
更好的工程师 还可以串到电性
客户的应用与良率
还会知道function测试
总之 很多要你学的
如果你当垃圾 那没人救的了你
※ 引述《second07417 (sec)》之铭言：
: 大家好，最近有幸得到3个offer (新鲜人)，地点皆在新竹
: 分别是:
: 1. 大硕 IPDS
: 职缺: DRC engineer
: 工作内容: Design rule check，验证design house设计出来的电路能被代工厂制作
: 工时: by case 大概7点下班
: 进去会学tools，有训练期
: 2.力积 TD
: 职缺: TD Flash 制程整合开发
: 工作内容: 整合，要带货，偶尔值班
: 工时: 不忙大概6点
: 3. 新唐
: 职缺: 元件工程师(Spice model)
: 工作内容: 面试完除了做model 还要负责元件开发
: 整体像是device team + model team
: 工时: 主管说 7-8点，不过因为是support team 薪水可能不会太亮眼
: 薪水1. 高一点，其他两间差不多
: 个人期待: 发展性 > 有趣/学到东西 > 工时 > 钱
: 1. 3.职缺都感觉不错? 还是我的错觉XD
: 谢谢