（代PO)
手机排版伤眼请见谅
近期面试了多个数位IC设计的职位
常受惠于ptt 的资讯，因此决定来回馈一下
以下几乎为板上经常拿来比较的那几间公司所问的题目
1. 设计出一个Deglitch filter，将1 cycle和2 cycle的pulse滤除，并让3 cycle或3 cy
cle以上的pulse通过(用verilog code 写出来）
2. 用2对1 MUX，以及1跟0画出XOR闸
3. if else/三元运算子/case所合成出来的电路有何差异
4. 说明blocking & non-blocking差异
5. 说明setup time & hold time定义，并以T_setup, T_hold, T_period, T_latency这
几个参数用不等式表示在setup/hold time中的关系
6. 为什么要满足setup time & hold time
7. 什么是亚稳态（通常接续上一题）
8. 亚稳态在stable后值会stable在1或0
9. 若发生setup time & hold time violation分别该怎么处理
10. 在CDC中如何避免亚稳态
11. 2 flip flop跟3 flip flop有什么差别
12. 从快domain（100MHz)传到慢domain (10MHz)该用什么方式处理？若快domain传送一
个周期的pulse，慢domain也要是一个周期的pulse又该怎么处理？
13. 针对做过的案子提出问题，例如：面积还能怎么优化、怎么做power gating、新增fe
ature后整个路径的timing要怎么去处理、RTL simulation环境怎么跑、如何确认模拟结
果是正确的？
14. 针对FPGA合成提出问题，例如：合成环境、timing report check、FPGA simulation
怎么做、硬件环境是什么？
以上的setup time & hold time 以及CDC问题基本上是每场面试必问。
最后祝大家身体健康，职涯顺利。