楼主:
Howshen (好神)
2020-09-09 00:06:33小弟最近都在帮designer解HW issue
不过SW能做的通常就是各种narrow down实验
逐个检查 SW下的 reg flow 符不符合designer预期
把某些reg setting拿掉看有没有影响
比较厉害一点的可以看designer提供的HW架构图观落阴
我在想，如果SW能看懂verilog，是不是做实验的时候能更有方向呢
版上有韧体工程师解HW issue的时候会跟designer一起看verilog的吗?
作者: codehard 2020-09-09 00:12:00
叫RD把state打在register map上啊
作者:
dakkk (我是牛我反刍)
2020-09-09 00:22:00看verilog帮助不大 逻辑分析仪比较有价值
作者:
g1990822 (什么东西?!)
2020-09-09 00:31:00有架构图的话RTL应该不算太难吧@@
作者:
dslite (呼呼)
2020-09-09 00:44:00你只需要一张reg table 其它跟你无关吧？
作者:
xiemark (aisinjuro)
2020-09-09 01:50:00fpga加ila用hw monitor直接抓Reg和FSM来看，c下什么都可抓到。
作者:
labbat (labbat)
2020-09-09 01:52:00叫SW 看verilog 跟叫HW 看objdump 差不多懂方块图的讲解比直接看有效率
作者:
ptta (ptta)
2020-09-09 06:30:00公司会愿意开权限，让fw engr看verilog？有时候还需要配test pattern比较好懂在做什么
作者:
howshue (阿斯斯)
2020-09-09 08:27:00看看就可以准备跳槽转职了
作者: goldie (阿良) 2020-09-09 09:04:00
不需要，除非失去信任
作者: m780407 (TY) 2020-09-09 09:23:00
楼上中肯
作者:
bcew (bcew)
2020-09-09 10:11:00比较没用，fw code没写到的变量确定不会变，所以debug只需专注一小段code就好，任何人随时都可以跳进去看；hw code是每个cycle都在变，这个cycle的变化会是上个cycle别的电路的变化所引发，因此必须要像owner有整体了解才对debug较有帮助。
作者:
bery (该睡了= =)
2020-09-09 12:44:00完全不需要 对工作也没帮助 除非你们DE很废 要人帮他们debug 那这样建议你快离开前几楼说Verilog不难 这没错，但对你没用就是了，DE的开发跟模拟环境不是你懂粗浅的Verilog就能帮他们照找code的bug
作者: pupucar (knock!knock!) 2020-09-11 22:50:00
硬件要debug，也是要靠你用FW做实验后的资讯啊，整个产业最后会这样分工是有它的原因的，专业分工阿(前提是两边都没在做打太极的事情就是)
作者: inses (毛笔) 2020-09-12 16:10:00
看懂waveform 比看verilog重要多了，先review hw arch吧