※ 引述《Kuba4ma ()》之铭言：
: 目前所知资工去猪屎屋的职缺
: 好像就算法和软韧体最为大宗
: 软韧体听说是在担屎
: 会写C就好 工作较操 很缺人 比较不看重学历(四中硕就可以进一线)
: 相对算法就可能要四大学硕毕
: 我这样的理解有错误吗
会吗，理论上资工有部分会碰到电机的部分
电机也会碰到资工的部分
像计算机组织，资工和电机都会碰到，只是一个必修另一个选修
数位电路设计/实验 资工和电机都会碰
....
毕竟软硬件相辅相成
我论文几乎都在做hadoop
还是一样进猪屎屋，就算面试讲论文出来猪屎屋的人也多半听不懂
所以谁说资工只能进这两个职位
你有两把刷子照样也可以当DD
虽然我是DV
我还听过光电进DV的
虽然不论DD或DV电机比较多就是了
但是目前DV比较热门，而且比较不限科系
毕竟DD和DV都是差不多想法会进入验不到的盲点

结论是看学校吗

是

DD DV是？

因为IP现在都重复用，DD只剩下整合功能所以重要性稍微下降。整合测试变复杂所以DV重要性上升

学hadoop结果最后还是猪屎 台湾软件业悲哀呀

DD = designer , DV = design verification

学hadoop 结果去那种地方...

会说DD应该是在螃蟹？

如果没有google Facebook 可去，那是该去TSMC写“自动化程式”干设备轮班吗？那种地方....，不知道没有软件业的台湾其CS会不会有蛋塔效应，让我们继续看下去～另外，我有认识台大光电干数位 designer 的，这种通常是大学电机有修过相关课程硬切进去的，光电所但大学是电机，干DV其实也不用太意外。

近年来找CS来当DV如鱼得水, UVM 使用许多design pattern, 很CS

gg it vs rtk dv 都几？

UVM很多class很CS,但IC人不懂软件class所以不会用软件人

UVM就沿用C++的OOP呀

designer 为何叫DD 有听过DE 没听过DD

DDE？digital designer

UVM 的母体 System Verilog 就是把 C++ 揉进去DV CS 出身的不少见阿DV 要跳外商的机会不少就是很多 designer 不懂 SV 所以请CS的人处理

80%以上的数位IC设计工程师的工作是连连看和复制贴上这种杂工化的现象, 跟很多人想像会差很多DV的工作是相对单纯, 很不错的选择

Design enginner 通常称DE

被只会连连看跟复制贴上的人要求补pattern,DV也只能乖乖的补被杂工要求补pattern就要补的，是杂工的杂工吗?

不然要轮班顾机台吗？ 一厢情愿认为台湾等于美国CS浪潮，结果发现在台湾进不了一线软件厂的第二高薪又不太影响生活品质的选择，竟然是去猪屎屋当杂工中的杂工，也不知道能说什么啦～另外很多系统厂的EE大学也念过连连看课程，只是年少不懂事，研所选错组考，明明有学过，不是完全不懂，但不被designer部门拒于门外的机率趋近 0

DE杂工担不能砸锅IC功能的责任阿！DV没验到DD的bug，或单纯改spec，DD还是得自己扛

应该说DE 建议DV 补case, test plan review 本来就需要DE 贡献一些micro-architecture 相关的 case.我知道很多地方DV是DD 的打工仔，但是那不是好的分工方式。

DV应该是DD很多经验来当的,才打得出DD的bug,观念错的话会变成DV是DD的小弟,有bug都是小弟的错！因为小弟没找出来正确的观念是DV是leader,DD是小弟,小弟要通过leader的testpattern才是合格的DD小弟

有哪个经验丰富的DD会想当dv

DV在大公司其实养很多

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不要把test, QA搞混成DV就会有人想转了