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台积电与开放创新平台伙伴合作 首推5奈米技术设计架构
【新唐人亚太台 2019 年 04 月 03 日讯】台积公司今天(3日)宣布，在开放创新平台
(Open Innovation Platform®,OIP)之下推出5 奈米设计架构的完整版本，协助客户实现
支援下一世代先进行动及高效能运算应用产品的5 奈米系统单芯片设计，目标锁定具有高
成长性的5G 与人工智能市场。电子设计自动化及硅智财领导厂商与台积公司已透过多种
芯片测试载具合作开发并完成整体设计架构的验证， 包括技术档案、制程设计套件、工
具、参考流程、以及硅智财。
台积公司5 奈米制程已进入试产阶段，能够提供芯片设计业者全新等级的效能及功耗最佳
化解决方案，支援下一世代的高阶行动及高效能运算应用产品。相较于台积公司7 奈米制
程，5 奈米创新的微缩功能在ARM® Cortex®-A72 的核心上能够提供1.8 倍的逻辑密度
， 速度增快15%，在此制程架构之下也产生出优异的SRAM 及类比面积缩减。5 奈米制程
享有极紫外光微影技术所提供的制程简化效益，同时也在良率学习上展现了卓越的进展，
相较于台积公司前几代制程，在相同对应的阶段，达到了最佳的技术成熟度。
台积公司完备的5 奈米设计架构包括5 奈米设计规则手册、SPICE 模型、制程设计套件、
以及通过硅晶验证的基础与接口硅智财，并且全面支援通过验证的电子设计自动化工具及
设计流程。在业界最大设计生态系统资源的支持之下，台积公司与客户之间已经展开密集
的设计合作，为产品设计定案、试产活动与初期送样打下良好基础。
台积公司研究发展与技术发展副总经理侯永清表示：“台积公司5 奈米技术能够提供客户
业界最先进的逻辑制程，协助他们解决人工智能及5G 所带动对于更多运算能力的需求。
在5 奈米世代，设计与制程需要密切的共同最佳化，因此，我们与设计生态系统伙伴紧密
的合作，以确保在客户需要时能够提供经由验证的硅智财组合与电子设计自动化工具。我
们总是秉持着为客户服务的精神，协助他们在首次投片即获得成功，并且加速产品上市的
时间。”
5 奈米制程设计套件及电子设计自动化工具验证
最新的5 奈米制程设计套件目前已可取得用来支援生产设计，包括电路元件符号、参数化
元件、电路网表生成及设计工具技术档案，能够协助启动整个设计流程，从客制化设计、
电路模拟、实体实作、虚拟填充、电阻电容撷取到实体验证及签核。
台积公司与设计生态系统伙伴合作，包括益华国际电脑科技(Cadence)、新思科技
(Synopsys)、Mentor Graphics、以及ANSYS，透过台积公司开放创新平台电子设计自动化
验证专案来进行全线电子设计自动化工具的验证，此验证专案的核心涵盖硅晶为主的电子
设计自动化工具范畴，包括模拟、实体实作(客制化设计、自动布局与绕线) 、时序签核(
静态时序分析、电晶体级静态时序分析) 、电子迁移及压降分析(闸级与电晶体级) 、实
体验证(设计规范验证、电路布局验证) 、以及电阻电容撷取。透过此验证专案，台积公
司与电子设计自动化伙伴能够实现设计工具来支援台积公司5 奈米设计法则，确保必要的
准确性，改善绕线能力，以达到功耗、效能、面积的最佳化，协助客户充分利用台积公司
5 奈米制程技术的优势。
5 奈米设计流程
除了工具验证之外，台积公司也携手电子设计自动化伙伴完成更进一层的设计流程验证，
采用真实的设计来为客制化与数位设计进行整合工具流程的验证。流程验证着眼于利用
电子设计自动化伙伴各自通过验证的工具完成关键的设计实作要求。验证标准涵盖工具的
功能准备就绪、稳健性、效能、实作与签核工具之间的关联性、以及与真实设计的设计要
求符合程度。透过完备的工具与流程的开发、改善及验证，台积公司的客户采用台积公司
5 奈米制程技术能够拥有最佳的解决方案将设计付诸实作，缩短设计周转时间，达到首次
投片即成功的目标。此外，台积公司也提供参考流程支援行动及高效能运算应用，针对新
的设计方法以提升设计的品质与效率。
基础硅智财与第三方硅智财
台积公司5 奈米设计架构提供一个完备的硅智财组合，准备支援先进行动领域及高效能运
算应用的需求。基础硅智财包括高密度及高效能的标准数据库组与内存编译器，已可从
台积公司及其硅智财生态系统伙伴取得。
台积公司硅智财伙伴也提供接口硅智财核心，支援行动运算及高效能运算，硅智财核心，
例如LPDDR 或 MIPI PHY，皆已完成优化以支援行动解决方案，优化的企业专用DDR PHY
支援高效能运算专用的应用，其他的硅智财核心，例如USB 及PCIe PHY，则支援两者。这
些5 奈米硅智财核心已准备就绪来支援初始设计，硅智财硅晶报告已可从台积公司及其伙
伴取得。
上市时程
目前客户可经由TSMC Online 下载整个台积公司5 奈米设计架构。
Cadence 总裁Aniruth Devgan 博士表示：“基于与台积公司多年的紧密合作，我们在5
奈米系统单芯片的设计创新持续往前推进，涵盖下一世代人工智能及5G 的行动高效能运
算及架构应用领域，我们也提升工具的机器学习能力来改善功耗、效能及面积的结果。为
了进一步支援台积公司5 奈米设计架构的生产版本，Cadence 已经通过台积公司最新的5
奈米1.0 版本验证过程，并且提供硅智财及整合的工具、流程及方法，来支援传统与云端
环境，包括台积公司的开放创新平台虚拟设计环境，以确保客户能够拥有无间缝的使用者
经验。许多共同客户已采用Cadence 的工具、流程与硅智财进行全面性的生产开发，成功
的完成了5 奈米生产的产品设计定案。”
Mentor IC EDA 部门执行副总Joe Sawicki 表示：“Mentor 很荣幸再次与台积公司紧密
合作，采用台积公司领先业界的5 奈米制程技术来协助共同客户迅速的实现设计并推出先
进的积体电路。我们的类比FastSPICE 及Calibre 实体验证平台已被台积公司5 奈米早期
客户采用，经由台积公司验证的相同工具组合目前也被需要先进5 奈米技术的公司所采用
，推出创新的积体电路来支援行动、高效能运算、汽车、人工智能、以及物联网市场。”
Synopsys 设计事业群共同总经理Sassine Ghazi 表示：“我们与台积公司在5 奈米制程
技术的坚强伙伴关系涵盖了广泛的设计风格在低电压环境下能够成功的提升与优化效能、
功耗与面积。透过及早且深入的合作模式，加上我们在经由台积公司验证的数位、签核及
客制化/类比产品上积极的研发创新，让我们的共同客户能够立刻且有信心的与我们进行
高品质5 奈米设计生产的合作。采用Synopsys 的Fusion Design 平台及Design Ware 硅
智财，设计业者能够压缩具有竞争力的高效能运算设计的时程，锁定5G 行动及人工智能
市场。”