推 bluemkevin: RTL 组合电路的部分用 gate level 似乎没必要， Tool 02/12 18:48
→ bluemkevin: 会帮你化简 02/12 18:48
其实我觉得这话也不是这么讲, tool好像是在Flip Flop之间化简
combination电路的能力很强, 甚至我尝试过写到人都觉得长得不一样的code,
netlist 就是硬生生的一样, 让我觉得千万不要跟tool pk化简, 因为你化不赢他
但是呢, 如果是架构上整个 FF可以少用的, 其实合成出来的就会天差地远了(自己经验)
以前好像曾经有个同事想要写某段电路, 写的落落长,
好像要做某种Bit shift还啥鬼的, 被我看穿意图
他的Behavior code写的落落长, 用掉一堆 Flip Flop
后来我把他code改成类似以下这种风格
A = {10, 01, 00, 11}
B = {A[3:0], A[7:4]}
A <= {B[1:0}, B[3:2], B[5:4], B[7:6]}
结果主管就把我电翻了XDDDD, 明明我的Code是对的, 而且Flip Flop 少三倍,
而且这Code又短又精简很好呀XDD
面积又省一堆, 不过没有人看的懂我想干嘛=_=,
可是我觉得这明明就很简单的数学规则而已